CN105304709A - 鳍式场效应晶体管的结构和形成方法 - Google Patents

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Abstract

本发明提供了半导体器件的结构和形成方法。该半导体器件包括半导体衬底和位于半导体衬底上方的鳍结构。该半导体器件也包括覆盖鳍结构的一部分的栅极堆叠件以及位于鳍结构上方并且邻近栅极堆叠件的外延生长的源极/漏极结构。该半导体器件还包括位于外延生长的源极/漏极结构上方的半导体保护层。半导体保护层的硅原子浓度大于外延生长的源极/漏极结构的硅原子浓度。

Description

鳍式场效应晶体管的结构和形成方法
优先权声明和交叉引用
本申请要求2014年6月12日提交的美国临时申请第62/011,348号的权益，其全部内容结合于此作为参考。
技术领域
本发明涉及集成电路器件，更具体地，涉及鳍式场效应晶体管的结构和形成方法。
背景技术
半导体集成电路(IC)工业已经经历了快速增长。半导体制造工艺中的不断进步已经产生了具有更精细部件和/或更高集成度的半导体器件。功能密度(即，每芯片面积的集成电路的数量)已经普遍增大，而部件尺寸(即，使用制造工艺可以产生的最小组件)减小。按比例缩小工艺通常通过提高生产效率和降低相关成本而提供益处。
材料和制造中虽有开创性进步，但是缩放诸如金属氧化物半导体场效应晶体管(MOSFET)器件的平面器件已经证明具有挑战性。为了克服这些挑战，电路设计者期待新的结构带来改进的性能，这导致了诸如鳍式场效应晶体管(FinFET)的三维设计的发展。FinFET制造为具有从衬底向上延伸的薄垂直“鳍”(或鳍结构)。在该垂直鳍中形成FinFET的沟道。栅极被提供在鳍上方以允许栅极从多侧控制沟道。FinFET的优势可以包括短沟道效应的减小、减少的泄漏和更高的电流。
然而，由于部件尺寸不断减小，制造工艺不断地变得更难以实施。因此，形成包括FinFET的可靠的半导体器件是个挑战。
发明内容
为了解决现有技术中存在的问题，本发明提供了一种半导体器件，包括：半导体衬底；鳍结构，位于所述半导体衬底上方；栅极堆叠件，覆盖所述鳍结构的一部分；外延生长的源极/漏极结构，位于所述鳍结构上方并且邻近所述栅极堆叠件；以及半导体保护层，位于所述外延生长的源极/漏极结构上方，其中，所述半导体保护层的硅原子浓度大于所述外延生长的源极/漏极结构的硅原子浓度。
在上述半导体器件中，其中，所述半导体保护层与所述外延生长的源极/漏极结构直接接触。
在上述半导体器件中，其中，所述半导体保护层由基本上纯的硅材料制成。
在上述半导体器件中，其中，所述半导体保护层的硅原子浓度在从约50％至约99％的范围内。
在上述半导体器件中，其中，所述半导体保护层的硅原子浓度沿着从所述半导体保护层的表面朝向所述外延生长的源极/漏极结构的方向逐渐降低。
在上述半导体器件中，其中，所述外延生长的源极/漏极结构是n型半导体材料。
在上述半导体器件中，其中，所述外延生长的源极/漏极结构是p型半导体材料。
在上述半导体器件中，其中，所述半导体器件还包括覆盖所述外延生长的源极/漏极结构的下部的支撑元件。
在上述半导体器件中，其中，所述半导体器件还包括覆盖所述外延生长的源极/漏极结构的下部的支撑元件，其中，所述支撑元件与所述外延生长的源极/漏极结构直接接触，并且所述支撑元件位于所述半导体保护层和所述半导体衬底之间。
在上述半导体器件中，其中，所述半导体保护层具有第一部分和第二部分，并且所述第一部分薄于所述第二部分。
根据本发明的另一方面，提供了一种半导体器件，包括：半导体衬底；第一鳍结构，位于所述半导体衬底上方；第一外延生长的源极/漏极结构，位于所述第一鳍结构上方；第二鳍结构，位于所述半导体衬底上方；第二外延生长的源极/漏极结构，位于所述第二鳍结构上方；第一半导体保护层，位于所述第一外延生长的源极/漏极结构上方，其中，所述第一半导体保护层的硅原子浓度大于所述第一外延生长的源极/漏极结构的硅原子浓度；以及第二半导体保护层，位于所述第二外延生长的源极/漏极结构上方，其中，所述第二半导体保护层的硅原子浓度大于所述第二外延生长的源极/漏极结构的硅原子浓度。
在上述半导体器件中，其中，所述第一半导体保护层和所述第二半导体保护层的至少一个由基本上纯的硅材料制成。
在上述半导体器件中，其中，所述第一半导体保护层或所述第二半导体保护层的硅原子浓度在从约50％至约99％的范围内。
在上述半导体器件中，其中，所述第一半导体保护层的硅原子浓度沿着从所述第一半导体保护层的表面朝向所述第一外延生长的源极/漏极结构的方向逐渐降低。
在上述半导体器件中，其中，所述第一外延生长的源极/漏极结构是n型半导体材料，而所述第二外延生长的源极/漏极结构是p型半导体材料。
根据本发明的又一方面，提供了一种形成半导体器件的方法，包括：在半导体衬底上方形成鳍结构；形成位于所述半导体衬底上方并且覆盖所述鳍结构的一部分的栅极堆叠件；外延生长位于所述鳍结构上方并且邻近所述栅极堆叠件的源极/漏极结构；以及在所述源极/漏极结构上方形成半导体保护层。
在上述方法中，其中，在所述源极/漏极结构上外延生长所述半导体保护层。
在上述方法中，其中，在相同的工艺室中原位形成所述源极/漏极结构和所述半导体保护层。
在上述方法中，其中，所述方法还包括：在所述半导体衬底上方形成第二鳍结构；形成位于所述半导体衬底上方并且覆盖所述第二鳍结构的一部分的第二栅极堆叠件；在形成外延生长的所述源极/漏极结构和所述半导体保护层之前，阻挡所述第二鳍结构；外延生长位于所述第二鳍结构上方并且邻近所述第二栅极堆叠件的第二源极/漏极结构；以及在形成所述第二源极/漏极结构之前，阻挡所述半导体保护层。
在上述方法中，其中，所述方法还包括：在所述半导体衬底上方形成第二鳍结构；形成位于所述半导体衬底上方并且覆盖所述第二鳍结构的一部分的第二栅极堆叠件；在形成外延生长的所述源极/漏极结构和所述半导体保护层之前，阻挡所述第二鳍结构；外延生长位于所述第二鳍结构上方并且邻近所述第二栅极堆叠件的第二源极/漏极结构；以及在形成所述第二源极/漏极结构之前，阻挡所述半导体保护层，其中，所述方法还包括：在阻挡所述半导体保护层之后，在所述第二源极/漏极结构上方形成第二半导体保护层。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A至图1F是根据一些实施例的用于形成半导体器件的工艺的各个阶段的立体图。
图2A至图9A是根据一些实施例的用于形成半导体器件的工艺的各个阶段的截面图。
图2B至图9B是根据一些实施例的用于形成半导体器件的工艺的各个阶段的截面图。
图10是根据一些实施例的工艺室的截面图。
图11是根据一些实施例的用于形成半导体器件的工艺的一个阶段的截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
描述了本发明的一些实施例。图1A至图1F是根据一些实施例的用于形成半导体器件的工艺的各个阶段的立体图。在图1A至图1F中描述的阶段之前、期间和/或之后可以提供额外的操作。图2A至图9A是根据一些实施例的用于形成半导体器件的工艺的各个阶段的截面图。例如，图2A至图9A是沿着图1A至图1F中的线A-A截取的截面图。图2B至图9B是根据一些实施例的用于形成半导体器件的工艺的各个阶段的截面图。例如，图2B至图9B是沿着图1A至图1F中的线B-B截取的截面图。对于不同的实施例，可以替换或消除描述的一些阶段。在半导体器件中可以添加额外的部件。对于不同的实施例，可以替换或消除下面描述的一些部件。
如图1A、图2A和图2B所示，提供了半导体衬底100。在一些实施例中，半导体衬底100是块状半导体衬底。块状半导体衬底可以是诸如硅晶圆的半导体晶圆。在一些实施例中，半导体衬底100包括诸如硅的元素半导体材料或诸如锗的其他元素半导体材料。在一些其他实施例中，半导体衬底100包括化合物半导体。化合物半导体可以包括碳化硅、砷化镓、砷化铟、磷化铟、其他合适的化合物半导体或它们的组合。
在一些实施例中，半导体衬底100是绝缘体上半导体(SOI)衬底。可以通过使用注氧隔离(SIMOX)工艺、晶圆接合工艺、其他适用的方法或它们的组合制造SOI衬底。
在一些实施例中，取决于半导体器件的设计需求，半导体衬底100包括各种掺杂区(未示出)。例如，掺杂区包括p型阱和/或n型阱。在一些实施例中，掺杂区掺杂有p型掺杂剂。例如，掺杂区掺杂有硼或BF2。在一些实施例中，掺杂区掺杂有n型掺杂剂。例如，掺杂区掺杂有磷或砷。在一些实施例中，一些掺杂区是p型掺杂的，而其他掺杂区是n型掺杂的。
然后，在半导体衬底100上方形成一个或多个鳍结构。如图1A、图2A和图2B所示，根据一些实施例，形成鳍结构102N1、102N2、102P1和102P2。在一些实施例中，通过蚀刻至半导体衬底100内形成鳍结构102N1、102N2、102P1和102P2。部分地去除半导体衬底100以形成凹槽(或沟槽)。光刻工艺和蚀刻工艺可以用于形成凹槽。结果，鳍结构102N1、102N2、102P1和102P2形成在凹槽之间。
如图1A、图2A和图2B所示，根据一些实施例，在半导体衬底100上方形成一个或多个隔离部件103。隔离部件103用于限定并且电隔离在半导体衬底100中和/或上方形成的各种器件元件。在一些实施例中，隔离部件103围绕鳍结构102N1、102N2、102P1和102P2的下部。鳍结构102N1、102N2、102P1和102P2的上部从隔离部件103的顶面突出。
在一些实施例中，隔离部件103包括浅沟槽隔离(STI)部件、硅的局部氧化(LOCOS)部件、其他合适的隔离部件或它们的组合。在一些实施例中，每个隔离部件103均具有多层结构。在一些实施例中，隔离部件103由介电材料制成。介电材料可以包括氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低K介电材料、其他合适的材料或它们的组合。在一些实施例中，形成STI衬垫(未示出)以减少半导体衬底100和隔离部件103之间的界面处的晶体缺陷。
在一些实施例中，在半导体衬底100上方沉积介电材料层。介电材料层覆盖鳍结构102N1、102N2、102P1和102P2。在一些实施例中，使用化学汽相沉积(CVD)工艺、旋涂工艺、其他适用的工艺或它们的组合来沉积介电材料层。在一些实施例中，实施诸如化学机械抛光(CMP)工艺的平坦化工艺以减薄介电材料层，直到暴露鳍结构102N1、102N2、102P1和102P2。然后，实施蚀刻工艺以去除介电材料层的上部，从而使得鳍结构102N1、102N2、102P1和102P2从剩余的介电材料层突出。结果，形成隔离部件103。这也允许在后续操作中选择性地处理鳍结构102N1、102N2、102P1和102P2。
如图1A、图2A和图2B所示，根据一些实施例，在半导体衬底100和鳍结构上方形成一个或多个栅极堆叠件。例如，形成栅极堆叠件104N和104P。根据一些实施例，栅极堆叠件104N和104P的每个均包括栅极介电层106和栅电极108。在一些实施例中，栅极堆叠件104N和104P的每个均包括硬掩模110。硬掩模110用于辅助栅极堆叠件104N和104P的形成。在一些实施例中，硬掩模110由氧化硅、氮化硅、氮氧化硅、碳化硅、其他合适的材料或它们的组合制成。在一些实施例中，硬掩模110具有多层结构。
在一些实施例中，栅极介电层106由氧化硅、氮化硅、氮氧化硅、具有高介电常数(高K)的介电材料、其他合适的介电材料或它们的组合制成。高K介电材料的实例包括氧化铪、氧化锆、氧化铝、二氧化铪-氧化铝合金、氧化铪硅、氮氧化铪硅、氧化铪钽、氧化铪钛、氧化铪锆、其他合适的高K材料或它们的组合。在一些实施例中，栅极介电层106是将在后续工艺中被去除的伪栅极介电层。例如，伪栅极介电层是氧化硅层。
在一些实施例中，栅电极108包括多晶硅、金属材料、其他合适的导电材料或它们的组合。在一些实施例中，栅电极108是伪栅电极层并且将被诸如金属材料的其他导电材料替换。例如，伪栅电极层由多晶硅制成。
在一些实施例中，在半导体衬底100以及鳍结构102N1、102N2、102P1和102P2上方沉积栅极介电材料和栅电极层。在一些实施例中，通过使用合适的沉积方法顺序地沉积栅极介电材料和栅电极层。合适的沉积方法可以包括化学汽相沉积(CVD)工艺、原子层沉积(ALD)工艺、热氧化工艺、物理汽相沉积(PVD)工艺、其他适用的工艺或它们的组合。然后，在硬掩模110的帮助下，图案化栅极介电材料和栅电极层以形成包括栅极介电层106和栅电极108的栅极堆叠件。
如图1B、图3A和图3B所示，根据一些实施例，在栅极堆叠件104P以及鳍结构102P1和102P2上方形成掩模层113。因此，在对鳍结构102N1和102N2实施的后续工艺期间，阻挡并保护栅极堆叠件104P以及鳍结构102P1和102P2免受负面影响。在一些实施例中，掩模层113由介电材料制成。介电材料可以包括氮化硅、氮氧化硅、碳化硅、其他合适的介电材料或它们的组合。
在一些实施例中，在半导体衬底100、鳍结构102N1、102N2、102P1和102P2、以及栅极堆叠件104N和104P上方沉积掩模材料层。可以通过使用化学汽相沉积(CVD)工艺、物理汽相沉积(PVD)工艺、旋涂工艺、其他适用的工艺或它们的组合来沉积掩模材料层。然后，通过使用光刻工艺和蚀刻工艺部分地去除掩模材料层。例如，在掩模材料层上形成图案化光刻胶层(未示出)。蚀刻掩模材料层的未由光刻胶层覆盖的部分。结果，形成掩模层113。
如图1B和图3A所示，根据一些实施例，在栅极堆叠件104N的侧壁上方形成间隔元件112A。间隔元件112A可以用于在后续工艺中辅助源极和漏极结构(或区域)的形成。在一些实施例中，间隔元件112A由氮化硅、氮氧化硅、碳化硅、其他合适的介电材料或它们的组合制成。
在一些实施例中，在半导体衬底100、鳍结构102N1、102N2、102P1和102P2、以及栅极堆叠件104N和104P上方沉积间隔件层。可以通过使用CVD工艺、PVD工艺、旋涂工艺、其他适用的工艺或它们的组合来沉积间隔件层。然后，实施诸如各向异性蚀刻工艺的蚀刻工艺以部分地去除间隔件层。结果，位于栅极堆叠件104N的侧壁上方的间隔件层的剩余部分形成间隔元件112A。
如图3A和图3B所示，根据一些实施例，在鳍结构102N1和102N2的侧壁上方形成支撑元件112B。支撑元件112B可以用于在后续工艺中辅助源极和漏极结构(或区域)的生长。在一些实施例中，支撑元件112B由氮化硅、氮氧化硅、碳化硅、其他合适的介电材料或它们的组合制成。
在一些实施例中，在半导体衬底100、鳍结构102N1、102N2、102P1和102P2、以及栅极堆叠件104N和104P上方沉积材料层。可以使用CVD工艺、PVD工艺、旋涂工艺、其他适用的工艺或它们的组合来沉积材料层。然后，实施诸如各向异性蚀刻工艺的蚀刻工艺以部分地去除材料层。结果，位于鳍结构102N1和102N2的侧壁上方的材料层的剩余部分形成支撑元件112B。
在一些实施例中，掩模层113、间隔元件112A和支撑元件112B是相同介电层的部分。在一些实施例中，在半导体衬底100、鳍结构102N1、102N2、102P1和102P2、以及栅极堆叠件104N和104P上方沉积介电层。在一些实施例中，使用CVD工艺、PVD工艺、旋涂工艺、其他适用的工艺或它们的组合来沉积介电层。在一些实施例中，介电层包括多个子层。
然后，在介电层的位于栅极堆叠件104P以及鳍结构102P1和102P2上的部分上方形成图案化光刻胶层(未示出)。然后实施各向异性蚀刻工艺以回蚀刻介电层的未由光刻胶层覆盖的部分。结果，位于栅极堆叠件104N的侧壁上方的介电层的剩余部分形成间隔元件112A。位于鳍结构102N1和102N2的侧壁上方的介电层的剩余部分形成支撑元件112B。位于光刻胶层下方的介电层的剩余部分形成掩模层113。在这些情况下，间隔元件112A、支撑元件112B和掩模层113由相同的材料制成。在一些实施例中，在形成间隔元件112A和支撑元件112B之后，去除光刻胶层。本发明的实施例具有许多变化并且不限于上述实施例。在一些实施例中，不形成间隔元件112A。在一些其他实施例中，不形成支撑元件112B。在一些其他实施例中，既不形成间隔元件112A，也不形成支撑元件112B。
如图1B、图4A和图4B所示，根据一些实施例，去除鳍结构102N1和102N2的一部分以降低鳍结构102N1和102N2并且形成凹槽114。在使鳍结构102N1和102N2凹进期间，由掩模层113阻挡或保护鳍结构102P1和102P2。因此，防止损坏鳍结构102P1和102P2。
在一些实施例中，使鳍结构102N1和102N2凹进至支撑元件112B的顶部下方的水平面。在一些实施例中，使鳍结构102N1和102N2凹进至隔离部件103的顶面下方的水平面。在一些实施例中，蚀刻工艺用于形成凹槽114。然而，应该理解，本发明的实施例具有许多变化。在一些其他实施例中，部分地去除鳍结构102N1和102N2以形成凹槽114。
如图1C、图5A和图5B所示，根据一些实施例，在鳍结构102N1和102N2上方分别形成源极/漏极结构116N1和116N2。在一些实施例中，半导体材料外延生长在凹槽114中并且持续生长至凹槽114之上以形成源极/漏极结构116N1和116N2。支撑元件112B可以用作模板以控制源极/漏极结构116N1和116N2的生长。如图1C、图5A和图5B所示，支撑元件112B覆盖源极/漏极结构116N1和116N2的下部。在一些实施例中，支撑元件112B与源极/漏极结构116N1和116N2直接接触。
在一些实施例中，在源极/漏极结构116N1和116N2的生长期间，由掩模层113阻挡或保护鳍结构102P1和102P2。因此，防止在鳍结构102P1和102P2上生长半导体材料。
在一些实施例中，源极/漏极结构116N1和116N2突出于支撑元件112B之上。源极/漏极结构116N1和116N2可以可选地称为凸起的源极和漏极部件。在一些实施例中，源极/漏极结构116N1和116N2是应变结构。源极/漏极结构116N1和116N2向栅极堆叠件104N下方的沟道区施加应力或应变以提高器件的载流子迁移率并且改进器件性能。
在一些实施例中，源极/漏极结构116N1和116N2是n型半导体材料。源极/漏极结构116N1和116N2可以包括外延生长的硅、外延生长的碳化硅(SiC)、外延生长的磷化硅(SiP)、或其他合适的外延生长的半导体材料。源极/漏极结构116N1和116N2不限于n型半导体材料。在一些其他实施例中，源极/漏极结构116N1和116N2是p型半导体材料。例如，结构116N1和116N2可以包括外延生长的硅锗。
在一些实施例中，通过使用选择性外延生长(SEG)工艺、CVD工艺(例如，汽相外延(VPE)工艺、低压化学汽相沉积(LPCVD)工艺和/或超高真空CVD(UHV-CVD)工艺)、分子束外延工艺、其他适用的工艺或它们的组合来形成源极/漏极结构116N1和116N2。源极/漏极结构116N1和116N2的形成工艺可以使用气体和/或液体前体，这些前体可以与其下方的鳍结构102N1和102N2的组分相互作用。
在一些实施例中，源极/漏极结构116N1和116N2掺杂有一种或多种合适的掺杂剂。例如，源极/漏极结构116N1和116N2是掺杂有磷(P)、锑(Sb)或其他合适的掺杂剂的Si源极/漏极部件。可选地，源极/漏极结构116N1和116N2是掺杂有硼(B)或其他合适的掺杂剂的SiGe源极/漏极部件。
在一些实施例中，在源极/漏极结构116N1和116N2的生长期间原位掺杂源极/漏极结构116N1和116N2。在一些实施例中，在源极/漏极结构116N1和116N2的生长期间不掺杂源极/漏极结构116N1和116N2。在形成源极/漏极结构116N1和116N2之后，在后续工艺中掺杂源极/漏极结构116N1和116N2。在一些实施例中，通过使用离子注入工艺、等离子体浸没离子注入工艺、气体和/或固体源扩散工艺、其他适用的工艺或它们的组合来实现掺杂。在一些实施例中，源极/漏极结构116N1和116N2还暴露于退火工艺以激活掺杂剂。例如，实施快速热退火工艺。
如图1C、图6A和图6B所示，根据一些实施例，在源极/漏极结构116N1和116N2上方形成半导体保护层118。半导体保护层118用于保护源极/漏极结构116N1和116N2在诸如清洗工艺和/或蚀刻工艺的后续工艺期间免受损坏。因此，在后续的清洗工艺和/或蚀刻工艺之后，源极/漏极结构116N1和116N2的尺寸或形态可以保持不变。改进了半导体器件的性能和可靠性。
在一些实施例中，半导体保护层118包括硅。在一些实施例中，半导体保护层118具有比源极/漏极结构116N1或116N2的硅原子浓度更大的硅原子浓度。在一些实施例中，半导体保护层118由基本上纯的硅材料制成。硅原子浓度基本上等于100％。在一些其他实施例中，硅原子浓度在从约50％至约99％的范围内。在一些其他实施例中，硅原子浓度在从约60％至约80％的范围内。在一些情况下，如果硅原子浓度小于约50％，则半导体保护层118可能不能够承受后续的清洗工艺和/或蚀刻工艺。结果，位于半导体保护层118下方的源极/漏极结构116N1或116N2可能受到损坏。
在一些实施例中，半导体保护层118具有变化的浓度分布或梯度浓度分布。在一些实施例中，半导体保护层118的硅原子浓度沿着从半导体保护层118的表面119朝向源极/漏极结构116N1或116N2的方向逐渐降低。
应该精细地控制半导体保护层118的厚度。在一些实施例中，半导体保护层118具有在从约2nm至约10nm的范围内的厚度。在一些情况下，如果半导体保护层118的厚度小于约2nm，则半导体保护层118可能不能够防止源极/漏极结构116N1和116N2受到后续的清洗工艺和/或蚀刻工艺的损坏。在一些其他情况下，如果半导体保护层118的厚度大于约10nm，则半导体器件的电气质量可能受到负面影响。
然而，应该理解，本发明的实施例不限于上述实施例。在一些其他实施例中，半导体保护层118具有在从约0.5nm至约15nm的范围内的厚度。
在一些实施例中，在源极/漏极结构116N1和116N2上外延生长半导体保护层118。因此，半导体保护层118与源极/漏极结构116N1和116N2直接接触。在一些实施例中，半导体保护层118覆盖源极/漏极结构116N1和116N2的暴露表面。在一些实施例中，半导体保护层118不覆盖源极/漏极结构116N1和116N2的已经由支撑元件112B覆盖的下部。
在一些实施例中，通过使用选择性外延生长(SEG)工艺、CVD工艺(例如，汽相外延(VPE)工艺、低压化学汽相沉积(LPCVD)工艺和/或超高真空CVD(UHV-CVD)工艺)、分子束外延工艺、其他适用的工艺或它们的组合来形成半导体保护层118。半导体保护层118的形成工艺可以使用气体和/或液体前体，这些前体可以与其下方的源极/漏极结构116N1和116N2的组分相互作用。用于形成半导体保护层118的前体可以包括SiH2Cl2、SiH4、Si2H6、Si3H8、GeH4、SiH3CH3、其他合适的前体或它们的组合。通过精细调节工艺参数，可以根据需求改变半导体保护层118的组分。
在一些实施例中，在相同的工艺室中原位形成源极/漏极结构116N1和116N2以及半导体保护层118。图10是根据一些实施例的工艺室302的截面图。在一些实施例中，源极/漏极结构116N1和116N2以及半导体保护层118均在工艺室302中形成。在一些实施例中，将图1B中示出的结构转移到工艺室302中以形成源极/漏极结构116N1和116N2。在形成源极/漏极结构116N1和116N2之后，不从工艺室302取出半导体衬底100。然后改变工艺参数(诸如前体气体)以在源极/漏极结构116N1和116N2的暴露表面上直接生长半导体保护层118。
如图1D、图7A和图7B所示，根据一些实施例，在栅极堆叠件104N、半导体保护层118和支撑元件112B上方形成掩模层120。掩模层120具有开口，该开口暴露栅极堆叠件104P以及鳍结构102P1和102P2上方的掩模层113。因此，在对鳍结构102P1和102P2实施的后续工艺期间，阻挡并保护栅极堆叠件104N和半导体保护层118免受负面影响。在一些实施例中，掩模层120由介电材料制成。介电材料可以包括氮化硅、氮氧化硅、碳化硅、其他合适的介电材料或它们的组合。可以通过使用与用于形成掩模层113的方法类似的方法形成掩模层120。
然后，如图1D和图7A所示，根据一些实施例，在栅极堆叠件104P的侧壁上方形成间隔元件122。间隔元件122的材料和形成方法可以类似于间隔元件112A的材料和形成方法。例如，光刻胶层(未示出)用于图案化掩模层120。图案化的掩模层120具有暴露掩模层113(见图1C或图6A)的开口。在一些实施例中，实施各向异性蚀刻工艺以部分地去除暴露的掩模层113。结果，形成间隔元件122。如图7B所示，在一些实施例中，由于光刻胶层，掩模层120在形成间隔件元件122期间不被蚀刻。然后，在一些实施例中，去除光刻胶层。
在一些实施例中，在形成间隔元件122之后，去除掩模层113的最初位于鳍结构102P1和102P2的侧壁上方的部分。在鳍结构102P1和102P2的侧壁上方未形成支撑元件。然而，应该理解，本发明的实施例不限于此。在一些其他实施例中，在鳍结构102P1和102P2的侧壁上方形成与支撑元件112B类似的支撑元件。
如图1D和图7A所示，根据一些实施例，去除鳍结构102P1和102P2的部分以降低鳍结构102P1和102P2并且形成凹槽124。如图1D、图7A和图7B所示，在使鳍结构102P1和102P2凹进期间，由掩模层120阻挡或保护位于源极/漏极结构116N1和116N2上方的半导体保护层118。因此，防止半导体保护层118受到损坏。
在一些实施例中，使鳍结构102P1和102P2凹进至隔离部件103的顶部下方的水平面。在一些实施例中，蚀刻工艺用于形成凹槽124。本发明的实施例具有许多变化。在一些其他实施例中，不部分去除鳍结构102P1和102P2以形成凹槽124。
如图1E和图8A所示，根据一些实施例，在鳍结构102P1和102P2上方分别形成源极/漏极结构126P1和126P2。在一些实施例中，在凹槽124中和上方外延生长半导体材料以形成源极/漏极结构126P1和126P2。在一些实施例中，没有支撑元件用于辅助源极/漏极结构126P1和126P2的生长。在一些其他实施例中，使用支撑元件。
在一些实施例中，在源极/漏极结构126P1和126P2的生长期间，由掩模层120阻挡或保护半导体保护层118。因此，防止在半导体保护层118上生长半导体材料。
在一些实施例中，源极/漏极结构126P1和126P2突出于隔离部件103之上。源极/漏极结构126P1和126P2可以可选地称为凸起的源极和漏极部件。在一些实施例中，源极/漏极结构126P1和126P2是应变结构。源极/漏极结构126P1和126P2向栅极堆叠件104P下方的沟道区施加应力或应变以提高器件的载流子迁移率并且改进器件性能。
在一些实施例中，源极/漏极结构126P1和126P2是p型半导体材料。源极/漏极结构126P1和126P2可以包括外延生长的硅锗。源极/漏极结构126P1和126P2不限于p型半导体材料。在一些其他实施例中，源极/漏极结构126P1和126P2是n型半导体材料。例如，结构126P1和126P2可以包括外延生长的硅、外延生长的碳化硅(SiC)、外延生长的磷化硅(SiP)、或其他合适的外延生长的半导体材料。
在一些实施例中，通过使用选择性外延生长(SEG)工艺、CVD工艺(例如，汽相外延(VPE)工艺、低压化学汽相沉积(LPCVD)工艺和/或超高真空CVD(UHV-CVD)工艺)、分子束外延工艺、其他适用的工艺或它们的组合来形成源极/漏极结构126P1和126P2。源极/漏极结构126P1和126P2的形成工艺可以使用气体和/或液体前体，这些前体可以与其下方的鳍结构102P2和102P1的组分相互作用。
在一些实施例中，源极/漏极结构126P1和126P2掺杂有一种或多种合适的掺杂剂。例如，源极/漏极结构126P1和126P2是掺杂有硼(B)或其他合适的掺杂剂的SiGe源极/漏极部件。可选地，源极/漏极结构126P1和126P2是掺杂有磷(P)、锑(Sb)或其他合适的掺杂剂的Si源极/漏极部件。
在一些实施例中，在源极/漏极结构126P1和126P2的生长期间原位掺杂源极/漏极结构126P1和126P2。在一些其他实施例中，在源极/漏极结构126P1和126P2的生长期间不掺杂源极/漏极结构126P1和126P2。在形成源极/漏极结构126P1和126P2之后，在后续工艺中掺杂源极/漏极结构126P1和126P2。在一些实施例中，通过使用离子注入工艺、等离子体浸没离子注入工艺、气体和/或固体源扩散工艺、其他适用的工艺或它们的组合来实现掺杂。在一些实施例中，源极/漏极结构126P1和126P2还暴露于退火工艺以活化掺杂剂。例如，实施快速热退火工艺。
如图1E、图8A和图8B所示，根据一些实施例，在源极/漏极结构126P1和126P2上方形成半导体保护层128。半导体保护层128用于保护源极/漏极结构126P1和126P2在诸如清洗工艺和/或蚀刻工艺的后续工艺期间免受损坏。因此，在后续的清洗工艺和/或蚀刻工艺之后，源极/漏极结构126P1和126P2的尺寸或形态可以保持不变。改进了半导体器件的性能和可靠性。
在一些实施例中，当与半导体保护层118相比时，半导体保护层128覆盖源极/漏极结构126P1和126P2的更大的表面面积。在一些其他实施例中，形成支撑元件(未示出)以辅助源极/漏极结构126P1和126P2的形成。在这些情况下，半导体保护层128和118可以覆盖相应的源极/漏极结构的类似的表面面积。
在一些实施例中，半导体保护层128包括硅。在一些实施例中，半导体保护层128由与半导体保护层118的材料类似的材料制成。在一些实施例中，半导体保护层118和128的材料相同。在一些其他实施例中，半导体保护层118和128的组分不完全相同。
在一些实施例中，半导体保护层128具有变化的浓度分布或梯度浓度分布。在一些实施例中，半导体保护层128的硅原子浓度沿着从半导体保护层128的表面朝向源极/漏极结构126P1或126P2的方向逐渐降低。
应该精细地控制半导体保护层128的厚度。在一些实施例中，半导体保护层128具有在从约2nm至约10nm的范围内的厚度。在一些情况下，如果半导体保护层128的厚度小于约2nm，则半导体保护层128可能不能够保护源极/漏极结构126P1和126P2免受后续的清洗工艺和/或蚀刻工艺的损坏。在一些其他情况下，如果半导体保护层128的厚度大于约10nm，则半导体器件的电气质量可能受到负面影响。
然而，应该理解，本发明的实施例不限于上述实施例。在一些其他实施例中，半导体保护层128具有在从约0.5nm至约15nm的范围内的厚度。
在一些实施例中，在源极/漏极结构126P1和126P2上外延生长半导体保护层128。因此，半导体保护层128与源极/漏极结构126P1和126P2直接接触。在一些实施例中，半导体保护层128覆盖源极/漏极结构126P1和126P2的暴露表面。在一些实施例中，半导体保护层128覆盖源极/漏极结构126P1和126P2的位于隔离部件103之上的下部。
在一些实施例中，通过使用选择性外延生长(SEG)工艺、CVD工艺(例如，汽相外延(VPE)工艺、低压化学汽相沉积(LPCVD)工艺和/或超高真空CVD(UHV-CVD)工艺)、分子束外延工艺、其他适用的工艺或它们的组合来形成半导体保护层128。半导体保护层128的形成工艺可以使用气体和/或液体前体，这些前体可以与其下方的源极/漏极结构126P1和126P2的组分相互作用。用于形成半导体保护层128的前体可以包括SiH2Cl2、SiH4、Si2H6、Si3H8、GeH4、SiH3CH3、其他合适的前体或它们的组合。通过精细调节工艺参数，可以根据需求改变半导体保护层128的组分。在一些实施例中，在相同的工艺室中原位形成源极/漏极结构126P1和126P2以及半导体保护层128。
然后，如图1F、图9A和图9B所示，根据一些实施例，去除掩模层120以暴露栅极堆叠件104N和半导体保护层118。在一些实施例中，蚀刻工艺用于去除掩模层120。蚀刻工艺可以包括湿蚀刻工艺、干蚀刻工艺或它们的组合。由于半导体保护层118和128，源极/漏极结构116N1、116N2、126P1和126P2受到保护而不会在蚀刻工艺和/或其他相关的清洗工艺期间受到损坏或受到严重的损坏。改进了半导体器件的性能和可靠性。
然后，可以实施多个工艺以完成半导体器件的形成。例如，工艺包括接触孔形成工艺、金属硅化工艺、栅极替换工艺、其他合适的工艺或它们的组合。这些工艺可以包括施加蚀刻剂和/或清洗源极/漏极结构116N1、116N2、126P1和126P2上方的化学物质。在这些情况下，半导体保护层118和/或128能够保护其下方的结构免受损坏。改进了半导体器件的性能和可靠性。
在一些实施例中，半导体保护层118或128的一部分薄于半导体保护层118或128的其他部分。例如，半导体保护层118或128的由接触孔暴露的部分可以更薄。在蚀刻工艺和/或清洗工艺之后，可能损坏或消耗半导体保护层118或128的暴露部分。结果，半导体保护层118或128的一些部分可以更薄。
图11是根据一些实施例的用于形成半导体器件的工艺的一个阶段的截面图。可以通过使用图1A至图1F、图2A至图9A以及图2B至图9B中描述的方法来形成图11中示出的结构。在一些实施例中，沉积并图案化介电层402以形成接触孔404。图11的右侧示出半导体保护层118的被介电层402覆盖的部分。图11的左侧示出半导体保护层(其由参考标号118’标示)的被接触孔404暴露的部分。在一些实施例中，半导体保护层118’的部分薄于半导体保护层118的被介电层402覆盖的部分。在这些情况下，半导体保护层118或128的第一部分薄于半导体保护层118或128的第二部分。在一些实施例中，第一部分位于接触孔下方。
然而，应该理解，本发明的实施例不限于上述实施例。在一些实施例中，半导体保护层118’的被接触孔404暴露的部分的厚度基本上等于未被接触孔404暴露的半导体保护层118的厚度。在这些情况下，用于形成接触孔404的蚀刻和/或清洗工艺基本上不损坏或消耗暴露的半导体保护层118。
本发明的实施例提供了具有鳍结构(或凸起的源极/漏极结构)的半导体器件的结构和形成方法。半导体保护层形成在鳍结构上方。半导体保护层可以原位生长在鳍结构上。例如，半导体保护层由硅制成或者具有比下面的鳍结构的硅原子浓度更大的硅原子浓度。半导体保护层可以保护鳍结构在诸如蚀刻和/或清洗工艺的后续工艺期间免受损坏或免受严重的损坏。因此，改进了半导体器件的性能和可靠性。
根据一些实施例，提供了一种半导体器件。该半导体器件包括半导体衬底和位于半导体衬底上方的鳍结构。该半导体器件也包括覆盖鳍结构的一部分的栅极堆叠件以及位于鳍结构上方并且邻近栅极堆叠件的外延生长的源极/漏极结构。该半导体器件还包括位于外延生长的源极/漏极结构上方的半导体保护层。半导体保护层的硅原子浓度大于外延生长的源极/漏极结构的硅原子浓度。
根据一些实施例，提供了一种半导体器件。该半导体器件包括半导体衬底和位于半导体衬底上方的第一鳍结构。该半导体器件也包括位于第一鳍结构上方的第一外延生长的源极/漏极结构。该半导体器件还包括位于半导体衬底上方的第二鳍结构和位于第二鳍结构上方的第二外延生长的源极/漏极结构。此外，该半导体器件包括位于第一外延生长的源极/漏极结构上方的第一半导体保护层，并且第一半导体保护层的硅原子浓度大于第一外延生长的源极/漏极结构的硅原子浓度。该半导体器件还包括位于第二外延生长的源极/漏极结构上方的第二半导体保护层，并且第二半导体保护层的硅原子浓度大于第二外延生长的源极/漏极结构的硅原子浓度。
根据一些实施例，提供了一种用于形成半导体器件的方法。该方法包括在半导体衬底上方形成鳍结构，以及形成位于半导体衬底上方并且覆盖鳍结构的一部分的栅极堆叠件。该方法也包括外延生长位于鳍结构上方并且邻近栅极堆叠件的源极/漏极结构。该方法还包括在源极/漏极结构上方形成半导体保护层。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
半导体衬底；
鳍结构，位于所述半导体衬底上方；
栅极堆叠件，覆盖所述鳍结构的一部分；
外延生长的源极/漏极结构，位于所述鳍结构上方并且邻近所述栅极堆叠件；以及
半导体保护层，位于所述外延生长的源极/漏极结构上方，其中，所述半导体保护层的硅原子浓度大于所述外延生长的源极/漏极结构的硅原子浓度。
2.根据权利要求1所述的半导体器件，其中，所述半导体保护层与所述外延生长的源极/漏极结构直接接触。
3.根据权利要求1所述的半导体器件，其中，所述半导体保护层由基本上纯的硅材料制成。
4.根据权利要求1所述的半导体器件，其中，所述半导体保护层的硅原子浓度在从约50％至约99％的范围内。
5.根据权利要求1所述的半导体器件，其中，所述半导体保护层的硅原子浓度沿着从所述半导体保护层的表面朝向所述外延生长的源极/漏极结构的方向逐渐降低。
6.根据权利要求1所述的半导体器件，其中，所述外延生长的源极/漏极结构是n型半导体材料。
7.根据权利要求1所述的半导体器件，其中，所述外延生长的源极/漏极结构是p型半导体材料。
8.根据权利要求1所述的半导体器件，还包括覆盖所述外延生长的源极/漏极结构的下部的支撑元件。
9.一种半导体器件，包括：
半导体衬底；
第一鳍结构，位于所述半导体衬底上方；
第一外延生长的源极/漏极结构，位于所述第一鳍结构上方；
第二鳍结构，位于所述半导体衬底上方；
第二外延生长的源极/漏极结构，位于所述第二鳍结构上方；
第一半导体保护层，位于所述第一外延生长的源极/漏极结构上方，其中，所述第一半导体保护层的硅原子浓度大于所述第一外延生长的源极/漏极结构的硅原子浓度；以及
第二半导体保护层，位于所述第二外延生长的源极/漏极结构上方，其中，所述第二半导体保护层的硅原子浓度大于所述第二外延生长的源极/漏极结构的硅原子浓度。
10.一种形成半导体器件的方法，包括：
在半导体衬底上方形成鳍结构；
形成位于所述半导体衬底上方并且覆盖所述鳍结构的一部分的栅极堆叠件；
外延生长位于所述鳍结构上方并且邻近所述栅极堆叠件的源极/漏极结构；以及
在所述源极/漏极结构上方形成半导体保护层。
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