CN104103687A - 半导体器件以及制造该半导体器件的方法 - Google Patents

半导体器件以及制造该半导体器件的方法 Download PDF

Info

Publication number
CN104103687A
CN104103687A CN201410136127.6A CN201410136127A CN104103687A CN 104103687 A CN104103687 A CN 104103687A CN 201410136127 A CN201410136127 A CN 201410136127A CN 104103687 A CN104103687 A CN 104103687A
Authority
CN
China
Prior art keywords
film
fin
sub
semiconductor device
stress
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410136127.6A
Other languages
English (en)
Other versions
CN104103687B (zh
Inventor
金锡勋
权兑昱
郑秀珍
金永弼
李炳赞
具本荣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN104103687A publication Critical patent/CN104103687A/zh
Application granted granted Critical
Publication of CN104103687B publication Critical patent/CN104103687B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7845—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being a conductive material, e.g. silicided S/D or Gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明提供了半导体器件以及制造该半导体器件的方法。该半导体器件包括：鳍，在基板上；栅电极，在基板上交叉鳍；源/漏极，形成在栅电极的两侧的至少一个上，并包括第一膜和第二膜；以及应力膜，布置在基板上的隔离膜与源/漏极之间，并形成在鳍的侧表面上。

Description

半导体器件以及制造该半导体器件的方法
技术领域
本发明涉及半导体器件以及制造该半导体器件的方法。
背景技术
已经被提出来增加集成电路器件的密度的一种等比例缩小技术是使用多栅极晶体管。在这些多栅极晶体管中，鳍形或纳米线形的硅本体（其在这里被共同地称为“鳍”）形成在基板上并且栅极形成在硅本体的表面上。
由于多栅极晶体管具有三维（3D）沟道，所以使用多栅极晶体管能够提供具有增加的集成密度的集成电路器件。此外，能够改善电流控制能力，即使没有增加多栅极晶体管的栅极长度。此外，能够减少或抑制短沟道效应（SCE），在短沟道效应中沟道区的电势受漏电压的影响。
发明内容
本发明的实施例提供能够减少相邻的晶体管之间的干扰和/或能够施加应变到沟道区的半导体器件。
本发明的实施例提供用于制造半导体器件的方法，其可以表现出相邻晶体管之间的减少的干扰和/或可以施加应力到沟道区。
本发明的额外的优点、主题和特征将在以下的描述中被部分地阐述并且对于本领域普通技术人员在研究以下内容时将部分地变得明显，或者可以通过本发明的实践而掌握。
在本发明的一个方面中，提供一种半导体器件，该半导体器件包括：基板；隔离膜，在基板上；以及鳍，穿过隔离膜中的凹陷从基板向上突出。半导体器件还包括：栅电极，与鳍交叉；源/漏极，形成在栅电极的一侧，源/漏极包括第一膜和第二膜；以及应力膜，在鳍的一侧，应力膜位于隔离膜和源/漏极之间。
在本发明的另一个方面中，鳍型晶体管被提供为包括从基板向上突出并在基板上沿第一方向延伸的鳍。源/漏极在鳍的上表面上，源/漏极包括在鳍上并包括施加应力到鳍的第一应力材料的第一膜以及在第一膜上与鳍相对的第二膜，第二膜具有与第一膜不同的成分。栅电极在鳍上并邻近源/漏极。
在本发明的另一方面中，提供一种制造半导体器件的方法，该方法包括：在基板上形成鳍；在基板上形成隔离膜使得鳍的上部被暴露；在隔离膜上形成栅电极，栅电极交叉该鳍；在栅电极的侧表面上形成间隔物；在鳍上以及在间隔物的与栅电极相反的侧表面上形成源/漏极，源/漏极包括第一膜和第二膜；以及在鳍的侧表面的暴露上部上形成应力膜。
附图说明
从以下结合附图的详细描述，本发明的以上和其他的目的、特征和优点将变得更加明显：
图1是根据本发明第一实施例的半导体器件的透视图。
图2是沿图1的线A-A截取的截面图。
图3是沿图1的线B-B截取的截面图。
图4是根据本发明第二实施例的半导体器件的透视图。
图5是根据本发明第三实施例的半导体器件的透视图。
图6是根据本发明第四实施例的半导体器件的透视图。
图7是根据本发明第五实施例的半导体器件的透视图。
图8是根据本发明第六实施例的半导体器件的透视图。
图9和10是说明根据本发明第七实施例的半导体器件的电路图和布局图。
图11是仅示出鳍和栅电极的图10的半导体器件的布局图。
图12是用于制造根据本发明第一实施例的半导体器件的方法的流程图。
图13至24是在用于制造根据本发明第一实施例的半导体器件的方法的中间步骤中形成的器件的视图。
图25是在用于制造根据本发明第二实施例的半导体器件的方法的中间步骤中形成的器件的视图。
图26和27是在用于制造根据本发明第三实施例的半导体器件的方法的中间步骤中形成的器件的视图。
图28是包括根据本发明某些实施例的半导体器件的电子系统的方框图。
图29和30是能够应用根据本发明某些实施例的半导体器件的半导体系统的示范性视图。
具体实施方式
通过参照以下对优选实施例的详细描述和附图，本发明构思的优点和特征以及实现其的方法可以被更容易地理解。然而，本发明构思可以以多种不同的形式实施，而不应被解释为仅限于这里阐述的实施例。而是，提供这些实施例使得本公开将透彻和完整，并将本发明构思的范围充分传达给本领域技术人员，本发明构思将仅由权利要求书限定。
将理解，当称一个元件或层在另一元件或层“上”、“连接到”或“联接到”另一元件或层时，它可以直接在另一元件或层上、直接连接到或联接到另一元件或层，或者还可以存在插入的元件或层。相反，当称一个元件“直接在”另一元件或层上、“直接连接到”或“直接联接到”另一元件或层时，不存在插入的元件或层。相同的附图标记始终指代相同的元件。如这里所用的，术语“和/或”包括一个或多个所列相关项目的任何及所有组合。
将理解，虽然这里可以使用术语第一、第二等描述各种元件，但这些元件不应受到这些术语限制。这些术语仅用于将一个元件与另一元件区别开。因此，例如，以下讨论的第一元件可以被称为第二元件，而没有背离本发明构思的教导。
这里所用的术语仅是为了描述特定实施例的目的，并非要限制本发明构思。如这里所用的，除非上下文另有明确表述，否则单数形式“一”和“该”也旨在包括复数形式。还将理解的是，术语“包括”、“包含”和/或“由...制成”，当在本说明书中使用时，指定了所述特征、整体、步骤、操作、元件和/或组件的存在，但并不排除一个或多个其他特征、整体、步骤、操作、元件、组件和/或其组合的存在或增加。
除非另行定义，这里使用的所有术语（包括技术术语和科学术语）都具有本发明构思所属领域内的普通技术人员所通常理解的同样的含义。还将理解的是，诸如通用词典中所定义的术语，除非这里加以明确定义，否则应当被解释为具有与它们在相关领域的语境中的含义相一致的含义，而不应被解释为理想化的或过度形式化的意义。
参照图1至3，将描述根据本发明第一实施例的半导体器件。
图1是根据本发明第一实施例的半导体器件的透视图。图2是沿图1的线A-A截取的截面图，图3是沿图1的线B-B截取的截面图。
鳍型晶体管101可以包括鳍F1、隔离膜110、栅电极147、凹陷125和源/漏极162。
鳍F1可以在基板100上沿第二方向Y纵长地延伸。鳍F1可以是基板100的一部分，或可以包括从基板100生长的外延层。
隔离膜110可以覆盖鳍F1的侧表面的下部。因此，从基板100的上表面112至隔离膜110的上表面取得的高度小于从基板100的上表面112到鳍F1的上表面取得的高度。隔离膜110可以包括硅氧化物，例如SiO2。
栅电极147可以在第一方向X上延伸以交叉鳍F1。
栅电极147可以包括金属层MG1和MG2。如所示的，栅电极147可以包括堆叠在一起的两个或更多金属层MG1和MG2。第一金属层MG1可以用来调整功函数，第二金属层MG2可以用来填充由第一金属层MG1形成的空间。例如，第一金属层MG1可以包括TiN、TaN、TiC和TaC中的至少一个，第二金属层MG2可以包括W或Al。此外，栅电极147可以包括Si或SiGe，其不是金属。第一栅电极147可以通过例如替换工艺形成（也就是，栅电极147可以具有后栅极的结构）。在其他的实施例中，栅电极147可以具有例如先栅极结构，如以下将更详细地描述的。
栅极绝缘膜145可以形成在鳍F1和栅电极147之间。如图2所示，栅极绝缘膜145可以形成在鳍F1的上表面上以及在鳍F1的侧表面的上部上。栅极绝缘膜145可以布置在栅电极147和隔离膜110之间。隔离膜110可以包括沿鳍F1的侧表面向上突出的突出隔离膜部分111。如图2所示，栅极绝缘膜145可以形成在隔离膜110上以及在突出隔离膜部分111上。因而，栅极绝缘膜145可以沿隔离膜110、突出隔离膜部分111、鳍F1的侧表面的上部和鳍F1的上表面共形地形成。
栅极绝缘膜145可以包括具有比硅氧化物膜高的介电常数的高k材料。例如，栅极绝缘膜145可以包括HfO2、ZrO2或Ta2O5。
凹陷125可以形成在第一鳍F1中，在栅电极147的一侧或两侧。
源/漏极162形成在凹陷125中。源/漏极162可以是升高的源/漏极。此外，源/漏极162和栅电极147可以通过间隔物151彼此绝缘。如图1和3所示，源/漏极162可以提供在栅电极147的每侧上。
如果鳍型晶体管101是PMOS晶体管，则源/漏极162可以包括压应力材料。例如，压应力材料可以是具有比Si大的晶格常数的材料，例如可以是SiGe。压应力材料可以通过施加压应力到鳍F1而改善沟道区中的载流子的迁移率。源/漏极162可以通过外延生长形成。
如果鳍型晶体管101是NMOS晶体管，则源/漏极162可以包括张应力材料。例如，源/漏极162可以包括具有比Si小的晶格常数的材料，例如B。源/漏极162可以通过外延生长形成。
随后的描述将讨论其中源/漏极162包括压应力材料诸如例如Ge的实施例。将理解，在其他的实施例中，压应力材料可以用张应力材料替换。
源/漏极162可以包括多个膜。具体地，源/漏极162可以包括第一膜161以及形成为覆盖第一膜161的第二膜161d。第二膜161d可以直接在第一膜161上。当接触形成在源/漏极162上时，第二膜161d可以减少或防止第一膜161的蚀刻。与第二膜161d不同，第一膜161可以包括第一材料。第一材料是可以施加压应力到鳍F1的材料。例如，如果第一膜161和第二膜161d包括Si，则第一材料可以是具有比Si大的晶格常数的材料，例如可以是Ge。
第一膜161可以包括第一至第三子膜161a、161b和161c。第二子膜161b可以覆盖第一子膜161a，第三子膜161c可以覆盖第二子膜161b。由于第一子膜161a的宽度等于鳍F1的上表面的宽度并且第二子膜161b和第三子膜161c顺序地形成以覆盖第一子膜161a（包括其侧表面），所以第一膜161的下表面的宽度可以大于鳍F1的上表面的宽度。第一至第三子膜161a、161b和161c可以例如通过外延工艺形成，第二和第三子膜161b和161c可以利用第一子膜161a作为籽晶形成。
第一至第三子膜161a、161b和161c可以包含不同浓度的第一材料。具体地，第一子膜161a可以包含第一浓度的第一材料，第二子膜161b可以包含第二浓度的第一材料，第三子膜161c可以包含第三浓度的第一材料。第二浓度可以高于第一浓度和第三浓度两者。例如，第二浓度可以在40%至65%的范围内，第一浓度和第三浓度可以在10%至30%的范围内。第一浓度和第三浓度可以彼此相等，或可以彼此不同。由于包括在第二子膜161b中的第一材料的浓度变得较高，所以施加到沟道区的压应力增加。然而，如果第一子膜161a包括浓度超过第二浓度的第一材料，则第二子膜161b中的Si的浓度减小，因此通过Ge的压应力的水平变得较低。因此，在第二子膜161b包括具有第二浓度的第一材料的情形下，最大的压应力能够被施加到鳍F1中的沟道区。
另一方面，由于当包括在第一膜161中的第一材料的浓度变得较高时蚀刻变得容易，所以具有比第二浓度低的第三浓度的第三子膜161c可以形成为覆盖第二子膜161b以保护第二子膜161b不被蚀刻。如果第二子膜161b被蚀刻，则施加到沟道区的压应力的水平变得降低。
第一膜161和第二膜161d可以在外延工艺期间进行第一材料的原位掺杂。
间隔物151可以包括氮化物膜或氮氧化物膜中的至少一个。
基板100可以由例如从Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs和InP的组中选出的一个或多个半导体材料制成。此外，基板100可以是SOI（绝缘体上硅）基板。
应力膜163可以形成在隔离膜110和源/漏极162之间。应力膜163可以形成在鳍F1的侧表面上，与不提供应力膜163的情形相比，应力膜163可以施加强的压应力到鳍F1的沟道区。应力膜163可以通过外延工艺形成，并可以包括第一材料。应力膜163可以包括具有例如30%至65%的浓度的第一材料。
强的压应力能够通过应力膜163施加到沟道区，因此沟道区中的载流子的迁移率能够被改善。由于应力膜163与源/漏极162一起施加压应力到沟道区，所以源/漏极162的宽度可以小于不提供应力膜163的情形，特别地，源/漏极162在第一方向X上的宽度能够被减小。此外，如上所述，如果源/漏极162由多个膜形成，则源/漏极162能够形成有比源/漏极162由一个膜形成的情形小的宽度。
如果源/漏极162形成为具有减小的宽度，则能够减少或防止源/漏极162和周边源/漏极之间的桥接，能够减少寄生电容的发生。
参照图4，将描述根据本发明第二实施例的半导体器件。以下对第二实施例的论述将集中在不同于第一实施例的方面，相同的方面的解释将通常被省略。
图4是根据本发明第二实施例的半导体器件102的透视图。
在根据本发明第二实施例的半导体器件102中，不同于根据本发明第一实施例的半导体器件101，鳍F1的突出到隔离膜110上的侧表面被部分地蚀刻。因此，鳍F1的第一宽度L1（也就是，应力膜163之间的最短距离）小于第二宽度L2（其是第一子膜161a的下表面的宽度）。
由于应力膜163的体积可以增加鳍F1的侧表面的被蚀刻部分那么多，所以可以增加应力膜163施加到沟道区的压应力的水平。
参照图5，将描述根据本发明第三实施例的半导体器件。以下对第三实施例的论述将集中在不同于第一和第二实施例的方面，相同的方面的解释将通常被省略。
图5是根据本发明第三实施例的半导体器件103的透视图。
在根据本发明第三实施例的半导体器件103中，像根据本发明第二实施例的半导体器件102一样，鳍F1的突出到隔离膜110上的侧表面被部分地蚀刻。然而，在根据本发明第二实施例的半导体器件102中，鳍F1的被蚀刻表面是弯曲表面，而在根据本发明第三实施例的半导体器件103中，鳍F1的被蚀刻表面是在第三方向Z上的平坦表面。因此，鳍F1的突出到隔离膜110中的第一宽度L3（也就是，应力膜163之间的距离）是恒定的。第一宽度L3小于第二宽度L4（其是第一子膜161a的下表面的长度）。
由于应力膜163的体积增加鳍F1的侧表面的被蚀刻部分那么多，所以可以增加应力膜163施加到沟道区的压应力的水平。
参照图6，将描述根据本发明第四实施例的半导体器件。以下对第四实施例的论述将集中在不同于第一至第三实施例的方面，相同的方面的解释将通常被省略。
图6是根据本发明第四实施例的半导体器件104的透视图。
与根据本发明第一实施例的半导体器件101不同，根据本发明第四实施例的半导体器件104包括鳍间隔物151a。鳍间隔物151a可以形成在应力膜163和源/漏极162之间。当凹陷（图3中的125）在制造半导体器件104的工艺中形成时，在间隔物151没有被完全蚀刻的情形下可以存在鳍间隔物151a。这将在后面详细地描述。
参照图7，将描述根据本发明第五实施例的半导体器件。以下对第五实施例的论述将集中在不同于第一至第四实施例的方面，相同的方面的解释将通常被省略。
图7是根据本发明第五实施例的半导体器件105的透视图。
在根据本发明第五实施例的半导体器件105中，像根据本发明第二实施例的半导体器件102一样，鳍F1的突出到隔离膜110上的侧表面被部分地蚀刻。因此，鳍F1的第一宽度L5（也就是，应力膜163之间的最短距离）小于第二宽度L6（其是第一子膜161a的下表面的宽度）。然而，根据本发明第五实施例的半导体器件105，与根据本发明第二实施例的半导体器件102不同，鳍间隔物151a可以形成在应力膜163和源/漏极162之间。
参照图8，将描述根据本发明第六实施例的半导体器件。以下对第六实施例的论述将集中在不同于第一至第五实施例的方面，相同的方面的解释将通常被省略。
图8是根据本发明第六实施例的半导体器件106的透视图。
在根据本发明第六实施例的半导体器件106中，像根据本发明第三实施例的半导体器件103一样，鳍F1的突出到隔离膜110中的侧表面被部分地蚀刻，被蚀刻表面是在第三方向Z上的平坦表面。因此，鳍F1的突出到隔离膜110中的第一宽度L7是恒定的。第一宽度L7小于第二宽度L8（其是第一子膜161a的下表面的长度）。然而，在根据本发明第六实施例的半导体器件106中，与根据本发明第三实施例的半导体器件103不同，鳍间隔物151a可以形成在应力膜163和源/漏极162之间。
参照图9至11，将描述根据本发明第七实施例的半导体器件。
图9和10分别是示出利用根据本发明实施例的鳍型晶体管实现的示例半导体器件的电路图和布局图。图11是仅示出鳍和栅电极的图10的半导体器件的布局图。图9-11中示出的示例半导体器件是SRAM器件。然而，将理解，根据本发明实施例的鳍型晶体管可应用于包括晶体管的任何器件诸如一般的逻辑器件、存储器件等。
参照图9，能够看出，半导体器件可以包括在电源节点Vcc和接地节点Vss之间并联连接的一对反相器INV1和INV2以及连接到相应的反相器INV1和INV2的输出节点的第一传输晶体管PS1和第二传输晶体管PS2。第一传输晶体管PS1和第二传输晶体管PS2可以分别连接到位线BL和互补位线/BL。第一传输晶体管PS1和第二传输晶体管PS2的栅极可以连接到字线WL。
第一反相器INV1包括串联连接的第一上拉晶体管PU1和第一下拉晶体管PD1，第二反相器INV2包括串联连接的第二上拉晶体管PU2和第二下拉晶体管PD2。第一上拉晶体管PU1和第二上拉晶体管PU2可以是PMOS晶体管，第一下拉晶体管PD1和第二下拉晶体管PD2可以是NMOS晶体管。
第一反相器INV1和第二反相器INV2可以以如下方式构成闩锁电路，其中第一反相器INV1的输入节点连接到第二反相器INV2的输出节点，第二反相器INV2的输入节点连接到第一反相器INV1的输出节点。
如图10-11所示，彼此间隔开的第一鳍310、第二鳍320、第三鳍330和第四鳍340每个形成为在第一方向（例如，图10中的上下方向）上延伸。第二鳍320和第三鳍330的长度可以比第一鳍310和第四鳍340的长度短，如图11所示。
第一栅电极351、第二栅电极352、第三栅电极353和第四栅电极354在第二方向（例如，图10中的左右方向）上延伸，并交叉第一至第四鳍310至340。第一栅电极351可以完全地交叉第一鳍310和第二鳍320并可以交叠第三鳍330的一端的一部分。第三栅电极353可以完全地交叉第四鳍340和第三鳍330并可以交叠第二鳍320的一端的一部分。第二栅电极352和第四栅电极354可以分别交叉第一鳍310和第四鳍340。
如图10所示，第一上拉晶体管PU1形成在第一栅电极351和第二鳍320彼此交叉的区域中，第一下拉晶体管PD1形成在第一栅电极351和第一鳍310彼此交叉的区域中，第一传输晶体管PS1形成在第二栅电极352和第一鳍310彼此交叉的区域中。第二上拉晶体管PU2形成在第三栅电极353和第三鳍330彼此交叉的区域中，第二下拉晶体管PD2形成在第三栅电极353和第四鳍340彼此交叉的区域中，第二传输晶体管PS2形成在第四栅电极354和第四鳍340彼此交叉的区域中。
尽管没有清楚地示出，但是凹陷可以形成在第一至第四栅电极351至354和第一至第四鳍310、320、330和340彼此交叉的每个区域的两侧，源/漏极可以形成在每个这样的凹陷中。
如图10中还示出的，可以形成多个接触350。此外，共享的接触361将第二鳍320、第三栅电极353和配线371电连接到彼此。共享的接触362将第三鳍330、第一栅电极351和配线372电连接到彼此。
第一上拉晶体管PU1和第二上拉晶体管PU2可以实现为鳍型晶体管诸如例如根据本发明第一至第六实施例的鳍型晶体管，并可以具有以上参照图1至8描述的配置中的一种。
参照图12至24，将描述用于制造根据本发明第一实施例的半导体器件的方法。在随后的描述中，假定制造PMOS晶体管使得第一材料是压应力材料。
图12是用于制造根据本发明第一实施例的半导体器件的方法的流程图。图13至21和图23-24是在用于制造根据本发明第一实施例的半导体器件的方法的中间步骤的半导体器件的透视图。图22是沿图21的线C-C截取的截面图。
首先，参照图12和13，鳍F1形成在基板100上（S100）。
具体地，在掩模图案2103形成在基板100上之后，鳍F1经由蚀刻工艺形成。鳍F1可以沿第二方向Y延伸。沟槽121可以形成在鳍F1的每侧上。掩模图案2103可以例如由包括硅氧化物膜、硅氮化物膜和硅氮氧化物膜中的至少一个的材料形成。
参照图12、14和15，隔离膜110形成在基板100上使得鳍F1的上部被暴露（S200）。如图14所示，隔离膜110可以填充沟槽121。隔离膜110可以例如由包括硅氧化物膜、硅氮化物膜和硅氮氧化物膜中的至少一个的材料形成。然后，如图15所示，鳍F1的上部可以通过利用例如选择蚀刻工艺使隔离膜110的上部凹陷而被暴露。
当进行凹陷工艺时，隔离膜110在鳍F1的侧表面上的部分可以不被蚀刻。因此，在鳍F1的侧表面的部分上，突出隔离膜部分111可以从隔离膜110突出。
掩模图案2103可以在形成隔离膜110之前除去，或可以在凹陷工艺之后除去。
在其他的实施例中，鳍F1的突出在隔离膜110之上的部分可以通过外延工艺形成。具体地，在形成隔离膜110之后，鳍F1的突出在隔离膜110之上的部分可以通过外延工艺形成，其中鳍F1的被隔离膜110暴露的上表面用作籽晶。在这样的实施例中，可以省略凹陷工艺。
鳍F1可以用杂质掺杂以设定或调整鳍型晶体管101的阈值电压。如果鳍型晶体管101是NMOS晶体管，则掺杂的杂质可以是例如硼（B）。如果鳍型晶体管101是PMOS晶体管，则掺杂的杂质可以是例如磷（P）或砷（As）。
然后，参照图12和16，形成在第一方向X上延伸以交叉鳍F1的虚设栅极绝缘膜141和虚设栅电极143。虚设栅极绝缘膜141和虚设栅电极143可以利用掩模图案2104经由蚀刻工艺形成（S300）。
例如，虚设栅极绝缘膜141可以是硅氧化物膜，虚设栅电极143可以由多晶硅制成。
在其他的实施例中，与图16不同，栅极绝缘膜和栅电极可以形成而没有形成虚设栅极绝缘膜141和虚设栅电极143。也就是说，可以进行先栅极工艺，其中形成鳍型晶体管101的栅极而没有首先形成虚设栅极结构。在使用先栅极工艺的实施例中，栅极绝缘膜可以由例如硅氧化物、硅氮化物、SiON、GexOyNz、GexSiyOz、高k材料、其组合或其中以上材料按次序堆叠的堆叠膜制成。这里，高k材料可以是HfO2、ZrO2、Al2O3、Ta2O5、硅酸铪、硅酸锆或其组合，但是不限于此。栅电极可以是多晶Si、多晶SiGe、用杂质掺杂的多晶Si、金属诸如Ta、TaN、TaSiN、TiN、Mo、Ru、Ni和NiSi、单个膜诸如金属硅化物或结合以上材料的堆叠膜，但是不限于此。
在使用先栅极工艺的实施例中，可以省略图18至20中示出的工艺。
然后，参照图12至17，间隔物151形成在虚设栅电极143的侧壁上以及在鳍F1的侧壁上（S400）。
在示例实施例中，间隔物151可以通过在图16的结构上形成绝缘膜然后进行回蚀刻工艺而形成。掩模图案2104的上表面和鳍F1的上表面可以保持被间隔物151暴露。间隔物151可以是例如硅氮化物膜或硅氮氧化物膜。
参照图18，在形成间隔物151之后，层间绝缘膜155形成在器件上。层间绝缘膜155可以是例如硅氧化物膜。接下来，层间绝缘膜155被平坦化使得掩模图案2104被除去并且虚设栅电极143的上表面被暴露。
参照图19，虚设栅极绝缘膜141和虚设栅电极143利用任何适当的工艺诸如蚀刻工艺除去以形成暴露隔离膜110的沟槽123。
参照图20，栅极绝缘膜145和栅电极147形成在沟槽123中。
栅极绝缘膜145可以包括具有比硅氧化物膜高的介电常数的高k材料。例如，栅极绝缘膜145可以包括HfO2、ZrO2或Ta2O5。栅极绝缘膜145可以沿沟槽123的侧壁和下表面基本上共形地形成。
如所示的，栅电极147可以包括两个或更多堆叠的金属层MG1和MG2。第一金属层MG1可以用来调整功函数，第二金属层MG2可以用来填充由第一金属层MG1形成的空间。例如，第一金属层MG1可以包括TiN、TaN、TiC和TaC中的至少一个。第二金属层MG2可以包括W或Al。在一些实施例中，栅电极147可以由Si或SiGe制成，其不是金属。
接下来，参照图12和图21至23，包括第一和第二膜161和161d的源/漏极162通过凹陷鳍F1的上部而形成在栅电极147的一侧或两侧上（S500）。
参照图21，凹陷125在栅电极147的两侧形成在鳍F1中。凹陷125可以利用蚀刻工艺形成。凹陷125可以例如通过干蚀刻或通过湿蚀刻和干蚀刻的组合形成。
当凹陷125形成在鳍F1中时，突出的隔离膜111可以不被蚀刻或可以仅被部分地蚀刻。因此，鳍F1的设置在突出的隔离膜部分111之间的部分可以不被除去。隔离膜的从基板100的上表面112至隔离膜110的上表面测量的高度短于鳍F1的从基板100的上表面112至鳍F1的上表面测量的高度。
在其他的实施例中，当形成凹陷125时，间隔物151的形成在鳍F1的侧表面上的部分可以保留。保留的间隔物151是在图6至8中示出的鳍间隔物151a，在鳍间隔物151a保留的状态下通过以下的工艺，能够形成根据第四至第六实施例的半导体器件。
参照图23，源/漏极162形成在鳍F1上的凹陷125中。源/漏极162可以通过外延工艺形成。源/漏极162可以包括第一膜161和第二膜161d。第一膜161可以包括为压应力材料的第一材料，例如Ge。第一膜161可以包括第一至第三子膜161a、161b和161c。第一子膜161a可以包括具有第一浓度的第一材料，第二子膜161b可以包括具有第二浓度的第一材料，第三子膜161c可以包括具有第三浓度的第一材料。第二浓度高于第一浓度和第三浓度。第二浓度可以在40%至65%的范围内，第一浓度和第三浓度可以在10%至30%的范围内。第二膜161d可以不包括第一材料或者可以包括低浓度的第一材料。
如果源/漏极162在第一方向X上的尺寸小，则能够减少寄生电容的发生和形成桥接的趋势，因此源/漏极162在低压力形成。例如，源/漏极162可以在50托或更小的压力形成。如果源/漏极162在低压力形成，则其尺寸变得小于如果源/漏极162在高压力形成的情况下的其尺寸，因此可以降低施加到沟道区的压应力。然而，由于后面形成应力膜（图1中的163），可以改善沟道区中的载流子的迁移率。
然后，参照图12和24，鳍F1的侧表面通过除去源/漏极162的下部上的围绕鳍F1的突出隔离膜111而暴露（S600）。为了暴露鳍F1的侧表面，可以使用干蚀刻和湿蚀刻中的至少一种。突出隔离膜部分111和隔离膜110可以由相同的材料制成，因此当突出隔离膜部分111被蚀刻时，隔离膜110的上表面的一部分可以被蚀刻。
然后，参照图12和1，应力膜163形成在鳍F1的暴露的侧表面上（S700）。
应力膜163可以形成在隔离膜110和源/漏极162之间，并可以通过外延工艺形成。应力膜163可以包括第一材料，像源/漏极162一样。然而，由于应力膜163仅具有施加压应力到沟道区的目的，所以它可以不用杂质例如硼（B）掺杂，与源/漏极162不同。
由于寄生电容和/或桥接可能由于应力膜163的尺寸变大而发生，所以应力膜163可以在低压力形成以使应力膜163的尺寸小。例如，应力膜163可以通过在50托或更小的压力进行外延生长而形成。
参照图4、21和25，将描述用于制造根据本发明第二实施例的半导体器件的方法。以下对第二实施例的论述将集中在不同于第一实施例的方面，相同的方面的解释将通常被省略。
图25是在用于制造根据本发明第二实施例的半导体器件的方法的中间步骤形成的器件的透视图。
用于制造根据本发明第二实施例的半导体器件方法与用于制造根据本发明第一实施例的半导体器件的方法的不同之处在于，鳍F1的侧表面通过以不同的方式除去突出隔离膜部分111而暴露。在用于制造根据本发明第二实施例的半导体器件的方法中，湿蚀刻工艺被用于除去突出隔离膜部分111。湿蚀刻可以利用SC1（标准清洁1）蚀刻剂（包括NH4OH、H2O2、H2O等）进行。在这种情况下，如图25所示，不仅突出隔离膜111而且鳍F1的侧表面的一部分被蚀刻。由于鳍F1的侧表面的部分被蚀刻，所以鳍F1的第一宽度L1小于第一子膜161a的第二宽度L2。
然后，应力膜163在低压力形成在鳍F1的暴露的侧表面上。然后，可以形成具有如图4所示的形状的半导体器件102。
参照图5、24、26和27，将描述用于制造根据本发明第三实施例的半导体器件的方法。以下对第三实施例的论述将集中在不同于第一和第二实施例的方面，相同的方面的解释将通常被省略。
图26和27是在用于制造根据本发明第三实施例的半导体器件的方法的中间步骤形成的器件的透视图。
根据用于制造根据本发明第三实施例半导体器件的方法，如图26所示，在鳍F1的侧表面被暴露之后，鳍F1的暴露的侧表面被氧化。因此，氧化物膜114形成在鳍F1的暴露的侧表面上。氧化物膜114形成在鳍F1的暴露的侧表面上以具有预定的宽度。然后，鳍F1通过除去鳍F1的氧化的侧表面而暴露。也就是说，鳍F1的侧表面的一部分能够如图27所示通过除去氧化物膜114而除去。为了蚀刻氧化物膜114，可以使用干蚀刻和湿蚀刻中的至少一种。如果氧化物膜114被除去，则鳍F1的第一宽度L3变得小于第一子膜161a的第二宽度L4。此外，鳍F1的暴露的侧表面可以形成在第三方向Z上的直线。因此，在用于制造根据本发明第二实施例的半导体器件的方法中，鳍F1的其上形成应力膜163的侧表面形成为弯曲表面，而在用于制造根据本发明第三实施例的半导体器件的方法中，鳍F1的其上形成应力膜163的侧表面形成为平坦表面。
然后，应力膜163形成在鳍F1的暴露的侧表面上，因此可以形成具有如图5所示的形状的半导体器件103。
图28是包括根据本发明某些实施例的半导体器件的电子系统的方框图。
参照图28，根据本发明的实施例的电子系统1100可以包括控制器1110、输入/输出（I/O）器件1120、存储器1130、接口1140和总线1150。控制器1110、I/O器件1120、存储器1130和/或接口1140可以通过总线1150联接到彼此。总线1150对应于数据通过其传输的路径。
控制器1110可以包括微处理器、数字信号处理器、微型控制器、和能够进行类似的功能的逻辑元件中的至少一个。I/O器件1120可以包括键区、键盘和显示装置。存储器1130可以存储数据和/或命令。接口1140可以用于传输数据到通信网络或从通信网络接收数据。接口1140可以是有线或无线型。例如，接口1140可以包括天线或有线/无线收发器。尽管没有示出，但是电子系统1100还可以包括高速DRAM和/或SRAM作为运行存储器以改善控制器1110的操作。根据本发明实施例的鳍型场效应晶体管可以提供在存储器1130内或可以提供作为控制器1110和/或I/O器件1120的一部分。
电子系统1100可以应用于PDA（个人数字助理）、便携式计算机、上网本、无线电话、移动式电话、数字音乐播放器、存储卡或能够在无线环境发送和/或接收信息的任何其他的电子装置。
图29和30是能够应用根据本发明某些实施例的半导体器件的半导体系统的示范性视图。图29示出平板PC，图30示出笔记本PC。根据本发明实施例的半导体器件101至106中的至少一个可以用于平板PC或笔记本PC中。对于本领域技术人员显然的是，根据本发明某些实施例的半导体器件能够被用于没有被举例说明的其他的集成电路器件。
尽管为了说明的目的已经描述了本发明的优选的实施例，但是本领域技术人员将理解，各种修改、添加和置换是可能的，而没有背离本发明的范围和精神，本发明的范围在权利要求书中公开。
本申请基于并要求于2013年4月9日在韩国知识产权局提交的韩国专利申请No.10-2013-0038755的优先权，其公开内容通过引用结合于此。

Claims (20)

1.一种半导体器件，该半导体器件包括：
基板；
隔离膜，在所述基板上；以及
鳍，穿过所述隔离膜中的凹陷而远离所述基板突出；
栅电极，交叉所述鳍；
源/漏极，形成在所述栅电极的一侧，所述源/漏极包括第一膜和第二膜；以及
应力膜，在所述鳍的侧表面上，所述应力膜位于所述隔离膜和所述源/漏极之间。
2.如权利要求1所述的半导体器件，还包括在所述源/漏极与所述应力膜之间的间隔物。
3.如权利要求1所述的半导体器件，其中所述第一膜包括第一材料。
4.如权利要求3所述的半导体器件，其中所述第一材料包括Ge。
5.如权利要求3所述的半导体器件，其中所述第一膜包括第一至第三子膜，
所述第一至第三子膜包括分别具有第一至第三浓度的第一材料，并且
所述第一子膜在所述鳍的外表面上，所述第二子膜在所述第一子膜上与所述鳍相对，所述第三子膜在所述第二子膜上与所述第一子膜相对。
6.如权利要求5所述的半导体器件，其中所述鳍的外表面的宽度小于所述第一子膜的底表面的宽度。
7.如权利要求5所述的半导体器件，其中所述第二浓度高于所述第一浓度和第三浓度。
8.如权利要求7所述的半导体器件，其中所述第二浓度在40%至65%的范围内。
9.如权利要求3所述的半导体器件，其中所述应力膜包括具有30%至65%的浓度的第一材料。
10.一种鳍型晶体管，包括：
鳍，远离基板突出并在所述基板上沿第一方向延伸，其中所述鳍穿过在所述基板上的隔离层中的凹陷突出；
源/漏极，在所述鳍的外表面上，所述源/漏极包括在所述鳍上并包括施加应力到所述鳍的第一应力材料的第一膜以及在所述第一膜上与所述鳍相对的第二膜，所述第二膜具有与所述第一膜不同的成分；
栅电极，在所述鳍上并邻近所述源/漏极，以及
应力膜，在所述隔离层与所述源/漏极之间且在所述鳍的侧表面上。
11.如权利要求10所述的鳍型晶体管，其中所述第一膜包括第一子膜、第二子膜和第三子膜，所述第一子膜在所述鳍的上表面上，所述第二子膜在所述第一子膜上与所述鳍相对，所述第三子膜在所述第二子膜上与所述第一子膜相对，其中所述第二膜在所述第三子膜上且与所述第二子膜相对，其中所述鳍型晶体管还包括位于所述栅电极与所述源/漏极之间的间隔物。
12.如权利要求11所述的鳍型晶体管，其中所述第一子膜直接在所述鳍的外表面上，其中所述第一子膜沿第二方向的宽度大于所述鳍的外表面沿所述第二方向的宽度，所述第二方向垂直于所述第一方向。
13.如权利要求11所述的鳍型晶体管，其中所述第二子膜中的第一应力材料的浓度超过所述第一子膜和所述第三子膜中的第一应力材料的浓度。
14.如权利要求10所述的鳍型晶体管，其中所述鳍由第二材料形成，所述第一应力材料包括具有比所述第二材料大的晶格常数的压应力材料。
15.如权利要求14所述的鳍型晶体管，其中所述第二材料包括硅，所述第一应力材料包括锗，其中所述第一膜包括硅锗膜。
16.如权利要求10所述的鳍型晶体管，其中所述应力膜包括第一应力材料，其中所述鳍不包括所述第一应力材料。
17.如权利要求10所述的鳍型晶体管，还包括位于所述应力膜与所述源/漏极之间的间隔物。
18.如权利要求10所述的鳍型晶体管，其中所述第二膜不包括所述第一应力材料。
19.如权利要求10所述的鳍型晶体管，其中所述鳍的在所述基板上的基部具有沿垂直于所述第一方向的第二方向的宽度，该宽度大于所述鳍的外表面沿第二方向的宽度。
20.一种制造半导体器件的方法，包括：
在基板上形成鳍；
在所述基板上形成隔离膜使得所述鳍的上部被暴露；
在所述隔离膜上形成栅电极，所述栅电极交叉所述鳍；
在所述栅电极的侧表面上形成间隔物；
在所述鳍上以及在所述间隔物的与所述栅电极相反的侧表面上形成源/漏极，所述源/漏极包括第一膜和第二膜；以及
在所述鳍的侧表面的暴露上部上形成应力膜。
CN201410136127.6A 2013-04-09 2014-04-04 半导体器件以及制造该半导体器件的方法 Active CN104103687B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020130038755A KR102038486B1 (ko) 2013-04-09 2013-04-09 반도체 장치 및 그 제조 방법
KR10-2013-0038755 2013-04-09

Publications (2)

Publication Number Publication Date
CN104103687A true CN104103687A (zh) 2014-10-15
CN104103687B CN104103687B (zh) 2019-06-14

Family

ID=51653862

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410136127.6A Active CN104103687B (zh) 2013-04-09 2014-04-04 半导体器件以及制造该半导体器件的方法

Country Status (3)

Country Link
US (1) US9153692B2 (zh)
KR (1) KR102038486B1 (zh)
CN (1) CN104103687B (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105304709A (zh) * 2014-06-12 2016-02-03 台湾积体电路制造股份有限公司 鳍式场效应晶体管的结构和形成方法
CN106252392A (zh) * 2015-06-09 2016-12-21 联华电子股份有限公司 半导体元件及其制作方法
CN106531806A (zh) * 2015-09-15 2017-03-22 台湾积体电路制造股份有限公司 Fet及形成fet的方法
CN107068536A (zh) * 2015-10-22 2017-08-18 三星电子株式会社 形成SiOCN 材料层的方法、材料层堆叠体、半导体器件和其制造方法、及沉积装置
CN109841524A (zh) * 2017-11-27 2019-06-04 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102049774B1 (ko) 2013-01-24 2019-11-28 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US8952420B1 (en) 2013-07-29 2015-02-10 Stmicroelectronics, Inc. Method to induce strain in 3-D microfabricated structures
US9099559B2 (en) 2013-09-16 2015-08-04 Stmicroelectronics, Inc. Method to induce strain in finFET channels from an adjacent region
US9166024B2 (en) * 2013-09-30 2015-10-20 United Microelectronics Corp. FinFET structure with cavities and semiconductor compound portions extending laterally over sidewall spacers
US9142474B2 (en) 2013-10-07 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Passivation structure of fin field effect transistor
US9287262B2 (en) 2013-10-10 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Passivated and faceted for fin field effect transistor
US9214557B2 (en) * 2014-02-06 2015-12-15 Globalfoundries Singapore Pte. Ltd. Device with isolation buffer
US9246005B2 (en) * 2014-02-12 2016-01-26 International Business Machines Corporation Stressed channel bulk fin field effect transistor
US9553171B2 (en) 2014-02-14 2017-01-24 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device and method for forming the same
US9837537B2 (en) * 2014-02-17 2017-12-05 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and formation thereof
US10468528B2 (en) 2014-04-16 2019-11-05 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device with high-k metal gate stack
US9559191B2 (en) * 2014-04-16 2017-01-31 International Business Machines Corporation Punch through stopper in bulk finFET device
US9443769B2 (en) 2014-04-21 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-around contact
US9178067B1 (en) 2014-04-25 2015-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET device
US9721955B2 (en) 2014-04-25 2017-08-01 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for SRAM FinFET device having an oxide feature
US9331146B2 (en) * 2014-06-11 2016-05-03 International Business Machines Corporation Silicon nanowire formation in replacement metal gate process
US9391200B2 (en) * 2014-06-18 2016-07-12 Stmicroelectronics, Inc. FinFETs having strained channels, and methods of fabricating finFETs having strained channels
US9224736B1 (en) 2014-06-27 2015-12-29 Taiwan Semicondcutor Manufacturing Company, Ltd. Structure and method for SRAM FinFET device
US9941406B2 (en) * 2014-08-05 2018-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with source/drain cladding
US9324623B1 (en) * 2014-11-26 2016-04-26 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor device having active fins
US9564528B2 (en) 2015-01-15 2017-02-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9601626B2 (en) 2015-01-23 2017-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including fin structure with two channel layers and manufacturing method thereof
KR102224849B1 (ko) * 2015-03-24 2021-03-08 삼성전자주식회사 스트레서를 갖는 반도체 소자 및 그 제조 방법
KR102310076B1 (ko) * 2015-04-23 2021-10-08 삼성전자주식회사 비대칭 소스/드레인 포함하는 반도체 소자
US9954107B2 (en) * 2015-05-05 2018-04-24 International Business Machines Corporation Strained FinFET source drain isolation
KR102387919B1 (ko) * 2015-05-21 2022-04-15 삼성전자주식회사 반도체 장치
US9627410B2 (en) 2015-05-21 2017-04-18 International Business Machines Corporation Metallized junction FinFET structures
KR102376481B1 (ko) * 2015-05-22 2022-03-21 삼성전자주식회사 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 제조방법
US10269968B2 (en) * 2015-06-03 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including fin structures and manufacturing method thereof
US9853128B2 (en) * 2015-06-10 2017-12-26 Globalfoundries Inc. Devices and methods of forming unmerged epitaxy for FinFET device
KR102411946B1 (ko) 2015-07-08 2022-06-22 삼성전자주식회사 초임계 유체를 이용한 기판 처리장치와 이를 포함하는 기판 처리 시스템 및 이를 이용한 기판처리 방법
US9397197B1 (en) * 2015-09-23 2016-07-19 International Business Machines Corporation Forming wrap-around silicide contact on finFET
US9570580B1 (en) 2015-10-30 2017-02-14 Taiwan Semiconductor Manufacturing Company, Ltd. Replacement gate process for FinFET
KR102480447B1 (ko) * 2015-11-20 2022-12-22 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9627540B1 (en) 2015-11-30 2017-04-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9741856B2 (en) 2015-12-02 2017-08-22 International Business Machines Corporation Stress retention in fins of fin field-effect transistors
DE102016119024B4 (de) 2015-12-29 2023-12-21 Taiwan Semiconductor Manufacturing Co. Ltd. Verfahren zum Herstellen einer FinFET-Vorrichtung mit epitaktischen Elementen mit flacher Oberseite
US10490552B2 (en) * 2015-12-29 2019-11-26 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET device having flat-top epitaxial features and method of making the same
US9570567B1 (en) 2015-12-30 2017-02-14 Taiwan Semiconductor Manufacturing Co., Ltd. Source and drain process for FinFET
KR102532202B1 (ko) * 2016-01-22 2023-05-12 삼성전자 주식회사 반도체 소자
US9755019B1 (en) * 2016-03-03 2017-09-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10453943B2 (en) 2016-11-29 2019-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. FETS and methods of forming FETS
US10707328B2 (en) * 2016-11-30 2020-07-07 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming epitaxial fin structures of finFET
US10049936B2 (en) 2016-12-15 2018-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having merged epitaxial features with Arc-like bottom surface and method of making the same
KR102568562B1 (ko) * 2017-01-24 2023-08-18 삼성전자주식회사 반도체 장치
KR102373630B1 (ko) 2017-05-26 2022-03-11 삼성전자주식회사 반도체 장치
CN109087892B (zh) * 2017-06-14 2023-03-21 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法、鳍式场效应晶体管的形成方法
US10121870B1 (en) * 2017-08-31 2018-11-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure with strain-relaxed buffer
US10403551B2 (en) * 2017-11-08 2019-09-03 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain features with an etch stop layer
KR102606237B1 (ko) * 2018-02-09 2023-11-24 삼성전자주식회사 모스 트랜지스터를 포함하는 집적 회로 반도체 소자
KR102612196B1 (ko) * 2018-06-20 2023-12-12 삼성전자주식회사 반도체 장치
KR20200137259A (ko) 2019-05-29 2020-12-09 삼성전자주식회사 집적회로 소자
CN112309858B (zh) * 2019-07-30 2023-06-13 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
KR20210033102A (ko) * 2019-09-17 2021-03-26 삼성전자주식회사 반도체 소자
US11688807B2 (en) 2020-10-27 2023-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and methods of forming

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100207209A1 (en) * 2009-02-17 2010-08-19 Hideki Inokuma Semiconductor device and producing method thereof
US20110227162A1 (en) * 2010-03-17 2011-09-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method of making a finfet, and finfet formed by the method
CN102687253A (zh) * 2009-12-21 2012-09-19 英特尔公司 具有掺杂的外延区域的半导体器件及其制造方法
CN102832236A (zh) * 2011-06-16 2012-12-19 台湾积体电路制造股份有限公司 应变沟道的场效应晶体管
US20130069128A1 (en) * 2011-09-16 2013-03-21 Kimitoshi Okano Semiconductor device and manufacturing method of the same

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6921982B2 (en) 2003-07-21 2005-07-26 International Business Machines Corporation FET channel having a strained lattice structure along multiple surfaces
US7348284B2 (en) 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
KR100849177B1 (ko) 2005-01-04 2008-07-30 삼성전자주식회사 패싯 채널들을 갖는 모스 트랜지스터를 채택하는 반도체집적회로 소자들 및 그 제조방법들
JP4635897B2 (ja) 2006-02-15 2011-02-23 株式会社東芝 半導体装置及びその製造方法
US7425500B2 (en) 2006-03-31 2008-09-16 Intel Corporation Uniform silicide metal on epitaxially grown source and drain regions of three-dimensional transistors
US7767560B2 (en) 2007-09-29 2010-08-03 Intel Corporation Three dimensional strained quantum wells and three dimensional strained surface channels by Ge confinement method
US7727830B2 (en) 2007-12-31 2010-06-01 Intel Corporation Fabrication of germanium nanowire transistors
US8048723B2 (en) 2008-12-05 2011-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs having dielectric punch-through stoppers
US8395195B2 (en) 2010-02-09 2013-03-12 Taiwan Semiconductor Manufacturing Company, Ltd. Bottom-notched SiGe FinFET formation using condensation
US8362574B2 (en) 2010-06-04 2013-01-29 Kabushiki Kaisha Toshiba Faceted EPI shape and half-wrap around silicide in S/D merged FinFET

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100207209A1 (en) * 2009-02-17 2010-08-19 Hideki Inokuma Semiconductor device and producing method thereof
CN102687253A (zh) * 2009-12-21 2012-09-19 英特尔公司 具有掺杂的外延区域的半导体器件及其制造方法
US20110227162A1 (en) * 2010-03-17 2011-09-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method of making a finfet, and finfet formed by the method
CN102832236A (zh) * 2011-06-16 2012-12-19 台湾积体电路制造股份有限公司 应变沟道的场效应晶体管
US20130069128A1 (en) * 2011-09-16 2013-03-21 Kimitoshi Okano Semiconductor device and manufacturing method of the same

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10727137B2 (en) 2014-06-12 2020-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of fin-like field effect transistor
US11393727B2 (en) 2014-06-12 2022-07-19 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of fin-like field effect transistor
CN105304709A (zh) * 2014-06-12 2016-02-03 台湾积体电路制造股份有限公司 鳍式场效应晶体管的结构和形成方法
CN106252392A (zh) * 2015-06-09 2016-12-21 联华电子股份有限公司 半导体元件及其制作方法
CN106252392B (zh) * 2015-06-09 2020-08-18 联华电子股份有限公司 半导体元件及其制作方法
US11004724B2 (en) 2015-09-15 2021-05-11 Taiwan Semiconductor Manufacturing Company, Ltd. FETS and methods of forming FETS
CN106531806B (zh) * 2015-09-15 2019-08-30 台湾积体电路制造股份有限公司 Fet及形成fet的方法
US10269618B2 (en) 2015-09-15 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. FETS and methods of forming FETS
CN106531806A (zh) * 2015-09-15 2017-03-22 台湾积体电路制造股份有限公司 Fet及形成fet的方法
US11728208B2 (en) 2015-09-15 2023-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. FETS and methods of forming FETS
CN107068536A (zh) * 2015-10-22 2017-08-18 三星电子株式会社 形成SiOCN 材料层的方法、材料层堆叠体、半导体器件和其制造方法、及沉积装置
CN107068536B (zh) * 2015-10-22 2021-12-28 三星电子株式会社 形成SiOCN材料层的方法、材料层堆叠体、半导体器件和其制造方法、及沉积装置
CN109841524A (zh) * 2017-11-27 2019-06-04 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN109841524B (zh) * 2017-11-27 2021-12-14 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Also Published As

Publication number Publication date
US20140299934A1 (en) 2014-10-09
CN104103687B (zh) 2019-06-14
US9153692B2 (en) 2015-10-06
KR102038486B1 (ko) 2019-10-30
KR20140122096A (ko) 2014-10-17

Similar Documents

Publication Publication Date Title
CN104103687A (zh) 半导体器件以及制造该半导体器件的方法
USRE49988E1 (en) Integrated circuit devices
US10014208B2 (en) Semiconductor device having a device isolation layer
TWI573222B (zh) 半導體裝置及其製造方法
CN106158746B (zh) 半导体器件及其形成方法
JP6347576B2 (ja) 応力近接効果を有する集積回路
JP6161350B2 (ja) 電界効果トランジスタ構造
US20150035061A1 (en) Semiconductor Device and Method for Fabricating the Same
KR102045212B1 (ko) 반도체 장치 및 그 제조 방법
US9923058B2 (en) Semiconductor device having a fin
US9461148B2 (en) Semiconductor device and method of fabricating the same
CN104347717A (zh) 半导体器件及其制造方法
CN104241369A (zh) 半导体器件
CN105895698B (zh) 包括具有裙部区域的栅极结构的半导体器件
US9773869B2 (en) Semiconductor device and method of fabricating the same
CN103325833A (zh) 场效应晶体管以及包括其的半导体器件和集成电路器件
JP2014107569A (ja) 半導体素子
US20150349094A1 (en) Method for fabricating semiconductor device
CN103943681A (zh) 半导体器件及其制造方法
US9634093B2 (en) Method for fabricating semiconductor device

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant