KR102532202B1 - 반도체 소자 - Google Patents

반도체 소자 Download PDF

Info

Publication number
KR102532202B1
KR102532202B1 KR1020160008037A KR20160008037A KR102532202B1 KR 102532202 B1 KR102532202 B1 KR 102532202B1 KR 1020160008037 A KR1020160008037 A KR 1020160008037A KR 20160008037 A KR20160008037 A KR 20160008037A KR 102532202 B1 KR102532202 B1 KR 102532202B1
Authority
KR
South Korea
Prior art keywords
semiconductor material
layer
fin
buffer layer
type active
Prior art date
Application number
KR1020160008037A
Other languages
English (en)
Other versions
KR20170088115A (ko
Inventor
이재훈
김태영
박기관
Original Assignee
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사 filed Critical 삼성전자 주식회사
Priority to KR1020160008037A priority Critical patent/KR102532202B1/ko
Priority to US15/404,697 priority patent/US10361309B2/en
Publication of KR20170088115A publication Critical patent/KR20170088115A/ko
Priority to US16/416,725 priority patent/US11038062B2/en
Priority to US17/315,818 priority patent/US12015086B2/en
Application granted granted Critical
Publication of KR102532202B1 publication Critical patent/KR102532202B1/ko
Priority to US18/660,809 priority patent/US20240290888A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/15—Structures with periodic or quasi periodic potential variation, e.g. multiple quantum wells, superlattices
    • H01L29/151—Compositional structures
    • H01L29/152—Compositional structures with quantum effects only in vertical direction, i.e. layered structures with quantum effects solely resulting from vertical potential variation
    • H01L29/155—Comprising only semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2006—Amorphous materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/22—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIBVI compounds
    • H01L29/2206—Amorphous materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
    • H01L29/7854—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection with rounded corners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13067—FinFET, source/drain region shapes fins on the silicon surface

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

고집적화와 빠른 동작 속도를 가지는 반도체 소자를 제공한다. 본 발명에 따른 반도체 소자는 돌출된 핀형 활성 영역을 가지는 기판, 핀형 활성 영역의 상면 및 양 측벽을 덮는 게이트 절연막, 핀형 활성 영역의 상면 및 양 측벽 위에서 게이트 절연막을 덮는 게이트 전극, 게이트 전극의 양 측벽 상에 형성되는 한쌍의 절연 스페이서 및 게이트 전극의 양 측의 핀형 활성 영역 상에 형성되며 서로 다른 족의 화합물 반도체 물질로 이루어지는 한쌍의 소스/드레인 영역을 포함하며, 핀형 활성 영역과 소스/드레인 영역의 사이에 비정질인 서로 다른 족의 화학물 반도체 물질로 이루어지는 하부 버퍼층이 형성된다.

Description

반도체 소자{Semiconductor devices}
본 발명은 반도체 소자에 관한 것으로, 특히 기판으로부터 돌출된 핀형 활성 영역을 가지는 반도체 소자에 관한 것이다.
전자 기술의 발달로 인해, 반도체 소자는 고집적화와 함께 빠른 동작 속도가 요구되고 있다. 이에 따라 핀형 활성 영역을 가지는 반도체 소자 및 동작 속도를 항상시키기 위하여 핀형 활성 영역에 변형(strain)을 가하는 반도체 소자가 개발되고 있다.
본 발명의 기술적 과제는 고집적화와 빠른 동작 속도를 가지는 반도체 소자를 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 소자를 제공한다. 본 발명에 따른 반도체 소자는, 돌출된 핀형 활성 영역을 가지는 기판, 상기 핀형 활성 영역의 상면 및 양 측벽을 덮는 게이트 절연막, 상기 핀형 활성 영역의 상기 상면 및 상기 양 측벽 위에서 상기 게이트 절연막을 덮는 게이트 전극, 상기 게이트 전극의 양 측벽 상에 형성되는 한쌍의 절연 스페이서 및 상기 게이트 전극의 양 측의 상기 핀형 활성 영역 상에 형성되며 서로 다른 족의 화합물 반도체 물질로 이루어지는 한쌍의 소스/드레인 영역을 포함하며, 상기 핀형 활성 영역과 상기 소스/드레인 영역의 사이에 비정질인 서로 다른 족의 화학물 반도체 물질로 이루어지는 하부 버퍼층이 형성된다.
상기 하부 버퍼층을 이루는 서로 다른 족의 화합물 반도체 물질은, 상기 소스/드레인 영역을 이루는 서로 다른 족의 화합물 반도체 물질과 동일한 원자로 구성되는 물질의 비정질층일 수 있다.
상기 하부 버퍼층과 상기 소스/드레인 영역 사이에 서로 다른 족의 제1 원자 및 상기 제1 원자보다 원자 반지름이 큰 제2 원자의 화합물 반도체 물질로 이루어지는 상부 버퍼층을 더 포함하되, 상기 상부 버퍼층은 상기 제1 원자의 비율은 하측부터 상측까지 감소하고, 상기 제2 원자의 비율은 하측부터 상측까지 증가할 수 있다.
상기 상부 버퍼층을 이루는 서로 다른 족의 화합물 반도체 물질은, 상기 소스/드레인 영역을 이루는 서로 다른 족의 화합물 반도체 물질과 동일한 원자로 구성될 수 있다.
상기 한쌍의 소스/드레인 영역은 각각, 결정질인 하단부, 결정질인 상단부, 및 상기 하단부와 상기 상단부 사이에 배치되는 스트레스 완화층을 포함하되, 상기 스트레스 완화층은 비정질인 서로 다른 족의 화합물 반도체 물질로 이루어질 수 있다.
상기 한쌍의 소스/드레인 영역은 각각, 결정질인 하단부, 결정질인 상단부, 및 상기 하단부와 상기 상단부 사이에 배치되는 스트레스 완화층을 포함하되, 상기 스트레스 완화층은, 4족 반도체 물질과 서로 다른 족의 화합물 반도체 물질의 초격자로 이루어질 수 있다.
상기 기판은, 제1 반도체 물질로 이루어지는 기판 베이스, 상기 기판 베이스 상에 형성되며 상기 제1 반도체 물질보다 전자 이동도가 큰 제2 반도체 물질로 이루어지는 상기 핀형 활성 영역 및 상기 기판 베이스 및 상기 핀형 활성 영역의 사이에 비정질인 상기 제1 반도체 물질로 이루어지는 하부 활성 버퍼층을 포함할 수 있다.
상기 기판은, 상기 하부 활성 버퍼층과 상기 핀형 활성 영역의 사이에 상기 제1 반도체 물질을 이루는 원자와 상기 제2 반도체 물질을 이루는 원자의 화합물 반도체 물질로 이루어지는 상부 활성 버퍼층을 더 포함하되, 상기 상부 활성 버퍼층은, 상기 제1 반도체 물질을 이루는 원자의 비율은 하측부터 상측까지 감소하고, 상기 제2 반도체 물질을 이루는 원자의 비율은 하측부터 상측까지 증가할 수 있다.
상기 기판은, 제1 반도체 물질로 이루어지는 하부 기판 베이스, 및 상기 하부 기판 베이스 상에 형성되며 상기 제1 반도체 물질보다 전자 이동도가 큰 제2 반도체 물질로 이루어지며 상기 핀형 활성 영역을 가지는 상부 기판 베이스를 가질 수 있다.
상기 하부 기판 베이스 및 상기 상부 기판 베이스의 사이에 비정질인 상기 제1 반도체 물질로 이루어지는 하부 기판 버퍼층을 더 포함할 수 있다.
상기 하부 기판 버퍼층과 상기 상부 기판 베이스의 사이에 상기 제1 반도체 물질을 이루는 원자와 상기 제2 반도체 물질을 이루는 원자의 화합물 반도체 물질로 이루어지는 상부 기판 버퍼층을 더 포함하되, 상기 상부 기판 버퍼층은 상기 제1 반도체 물질을 이루는 원자의 비율은 하측부터 상측까지 감소하고, 상기 제2 반도체 물질을 이루는 원자의 비율은 하측부터 상측까지 증가할 수 있다.
본 발명에 따른 반도체 소자는, 4족 반도체 물질로 이루어지며 각각에 돌출된 핀형 활성 영역을 가지는 제1 영역 및 제2 영역을 포함하는 기판, 상기 제1 영역 및 상기 제2 영역 각각에서 상기 핀형 활성 영역의 상면 및 양 측벽을 덮는 게이트 절연막, 상기 제1 영역 및 상기 제2 영역 각각에서 상기 핀형 활성 영역의 상기 상면 및 상기 양 측벽 위에서 상기 게이트 절연막을 덮는 게이트 전극, 상기 게이트 절연막 및 상기 게이트 전극의 양 측벽 상에 형성되는 한쌍의 절연 스페이서, 제1 영역에서 상기 게이트 전극의 양 측의 상기 기판 상에 형성되며 상기 핀형 활성 영역을 이루는 4족 반도체 물질보다 큰 격자 상수를 가지는 3-5족 화합물 반도체 물질 또는 2-6족 화합물 반도체 물질로 이루어지는 한쌍의 제1 소스/드레인 영역, 제2 영역에서 상기 게이트 전극의 양 측의 상기 기판 상에 형성되며 4족 반도체 물질로 이루어지는 한쌍의 제2 소스/드레인 영역 및 상기 핀형 활성 영역과 상기 제1 소스/드레인 영역의 사이에 배치되며, 하부 버퍼층, 및 상기 하부 버퍼층 상에 형성되는 상부 버퍼층으로 이루어지는 버퍼층을 포함하며, 상기 하부 버퍼층은 비정질인 3-5족 화합물 반도체 물질 또는 2-6족 화합물 반도체 물질로 이루어지고, 상기 상부 버퍼층은 서로 다른 족의 제1 원자 및 상기 제1 원자보다 원자 반지름이 큰 제2 원자의 화합물 반도체 물질로 이루어지되, 상기 제1 원자의 비율은 하측부터 상측까지 감소하고, 상기 제2 원자의 비율은 하측부터 상측까지 증가한다.
상기 제1 소스/드레인 영역은 결정질인 하단부, 결정질인 상단부, 및 상기 하단부와 상기 상단부 사이에 배치되는 스트레스 완화층을 포함하며, 상기 스트레스 완화층은, 비정질인 3-5족 화합물 반도체 물질, 2-6족 화합물 반도체 물질, 3-5족 화합물 반도체 물질과 4족 반도체 물질의 초격자, 또는 2-6족 화합물 반도체 물질과 4족 반도체 물질의 초격자 중 어느 하나로 이루어질 수 있다.
상기 제1 소스/드레인 영역의 하단부는 상기 제1 원자 및 상기 제2 원자의 원자 비율이 일정한 화합물 반도체 물질로 이루어지고, 상기 하부 버퍼층은 상기 제1 원자 및 상기 제2 원자로 구성되는 화합물 반도체 물질의 비정질층일 수 있다.
상기 제2 소스/드레인 영역은, Si 또는 SiC로 이루어질 수 있다.
본 발명에 따른 반도체 소자는, 한 쌍의 소스/드레인 영역이 핀형 활성 영역을 이루는 물질보다 큰 격자 상수를 가지는 물질로 이루어지는 바, 한 쌍의 소스/드레인 영역이 핀형 활성 영역의 채널 영역에 압축 스트레스(compressive stress)를 가하여 특히 홀의 이동도를 증가시킬 수 있다. 따라서 반도체 소자가 가지는 트랜지스터의 동작 속도가 향상될 수 있다.
또한 소스/드레인 영역이 하단부와 상단부 사이에 배치되는 스트레스 완화층을 가지므로, 소스/드레인 영역에 크랙 또는 결정 결함이 발생하는 것을 방지할 수 있어 반도체 소자의 신뢰성이 확보될 수 있다.
또한 핀형 활성 영역과 소스/드레인 영역 사이에 버퍼층이 형성되어 핀형 활성 영역과 소스/드레인 영역 사이의 격자 불일치를 완화시키고, 소스/드레인 영역을 형성하는 과정에서, 소스/드레인 영역의 결정성을 향상시킬 수 있다.
도 1a 내지 도 1c는 본 발명의 실시 예에 따른 반도체 소자의 주요 구성을 나타내는 사시도 및 단면도들이다.
도 2a 내지 도 2c는 본 발명의 실시 예에 따른 반도체 소자의 주요 구성을 나타내는 사시도 및 단면도들이다.
도 3a 내지 도 3c는 본 발명의 실시 예에 따른 반도체 소자의 주요 구성을 나타내는 사시도 및 단면도들이다.
도 4a 및 도 4b는 각각 본 발명의 실시 예에 따른 반도체 소자의 주요 구성을 나타내는 단면도들이다.
도 5 내지 도 17은 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 18 내지 도 21은 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 22 내지 도 25는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 26은 본 발명의 실시 예에 따른 반도체 소자의 주요 구성을 나타내는 단면도이다.
도 27은 본 발명의 실시 예에 따른 전자 시스템의 블록 다이어그램이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시 예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기를 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "접촉하여" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에"와 "직접 ~사이에" 등도 마찬가지로 해석될 수 있다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다. 여기에 사용되는 모든 용어 "및/또는"은 언급된 구성 요소들의 각각 및 하나 이상의 모든 조합을 포함한다.
본 발명의 실시 예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다.
도 1a 내지 도 1c는 본 발명의 실시 예에 따른 반도체 소자의 주요 구성을 나타내는 사시도 및 단면도들이다. 도 1a는 FinFET 구조를 가지는 트랜지스터를 포함하는 반도체 소자의 주요 구성들의 사시도이고, 도 1b는 도 1a의 B-B' 선 단면도이고, 도 1c는 도 1a의 C-C' 선 단면도이다.
도 1a 내지 도 1c를 함께 참조하면, 반도체 소자(200)는 기판(110)으로부터 기판(110)의 주면에 수직인 방향 (Z 방향)으로 돌출된 핀형 활성 영역(FA)을 포함한다.
기판(110)은 반도체 물질을 포함할 수 있다. 기판(110)은 III-V 족 물질 및 IV 족 물질 중 적어도 하나로 이루어질 수 있다. 기판(110)은 예를 들면, 실리콘(Si, silicon)을 포함할 수 있다. 또는 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiGe(silicon germanium), SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide), 및 InP(indium phosphide)와 같은 화합물 반도체 물질을 포함할 수 있다. 상기 III-V 족 물질은 적어도 하나의 III 족 원소와 적어도 하나의 V족 원소를 포함하는 2 원계, 3 원계, 또는 4 원계 화합물일 수 있다. 상기 III-V 족 물질은 III 족 원소로서 In, Ga 및 Al 중 적어도 하나의 원소와, V 족 원소로서 As, P 및 Sb 중 적어도 하나의 원소를 포함하는 화합물일 수 있다. 예를 들면, 상기 III-V 족 물질은 InP, InzGa1-zAs (0 ≤ z ≤ 1), 및 AlzGa1-zAs (0 ≤ z ≤ 1)로부터 선택될 수 있다. 상기 2 원계 화합물은, 예를 들면 InP, GaAs, InAs, InSb 및 GaSb 중 어느 하나일 수 있다. 상기 3 원계 화합물은 InGaP, InGaAs, AlInAs, InGaSb, GaAsSb 및 GaAsP 중 어느 하나일 수 있다. 상기 IV 족 물질은 Si 또는 Ge일 수 있다. 그러나 본 발명의 실시 예에 의한 반도체 소자에서 사용 가능한 III-V 족 물질 및 IV 족 물질이 상기 예시한 바에 한정되는 것은 아니다. 상기 III-V 족 물질과 Ge과 같은 IV 족 물질은 저전력, 고속 트랜지스터를 만들 수 있는 채널 재료로 이용될 수 있다. Si 기판에 비해 전자의 이동도가 높은 III-V 족 물질, 예를 들면 GaAs로 이루어지는 반도체 기판과, Si 기판에 비해 정공의 이동도가 높은 반도체 물질, 예를 들면 Ge로 이루어지는 반도체 기판을 이용하여 고성능 CMOS를 형성할 수 있다. 일부 실시예들에서, 기판(110) 상에 NMOS 트랜지스터를 형성하는 경우, 기판(110)은 위에서 예시한 III-V 족 물질들 중 어느 하나로 이루어질 수 있다. 다른 일부 실시예들에서, 기판(110) 상에 PMOS 트랜지스터를 형성하는 경우, 상기 기판(110)의 적어도 일부는 Ge로 이루어질 수 있다. 일부 실시 예에서, 기판(110)은 SOI(silicon on insulator) 구조 또는 GOI(germanium on insulator) 구조를 가질 수 있다. 예를 들면, 기판(110)은 BOX 층(buried oxide layer)을 포함할 수 있다. 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well)을 포함할 수 있다. 기판(110)은 STI(shallow trench isolation), DTI(deep trench isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다.
핀형 활성 영역(FA)은 일 방향 (도 1a 내지 도 1c에서 Y 방향)을 따라 연장될 수 있다. 핀형 활성 영역(FA)은 기판(110)의 일부분, 즉 기판(110)과 동일한 물질로 이루어질 수 있다. 기판(110) 상에는 핀형 활성 영역(FA)의 하부 측벽을 덮는 소자분리막(112)이 형성되어 있다. 핀형 활성 영역(FA)은 소자분리막(112) 위로 핀 형상으로 돌출되어 있다. 도 1a 내지 도 1c에는 한 개의 핀형 활성 영역(FA)이 도시되었으나, 일 방향(Y 방향)을 따라 상호 평행하게 연장되는 복수개의 핀형 활성 영역(FA)이 형성될 수 있다. 또한 핀형 활성 영역(FA)은 소정의 간격을 가지며 일 방향(Y 방향)을 따라서 배치되는 복수개일 수 있다.
일부 실시 예에서, 핀형 활성 영역(FA)은 상측 부분이 하측 부분보다 일 방향(도 1a 내지 도 1c에서 X 방향)으로의 폭이 미세하게 더 좁아질 수 있다. 일부 실시 예에서, 핀형 활성 영역(FA)의 상단은 둥글게 라운드가 있는 형상을 가질 수 있다.
소자분리막(112)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 실리콘 탄화질화막 등과 같은 실리콘 함유 절연막, 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다. 소자분리막(112)은 기판(110)에 형성된 트렌치(TN)의 하측 일부분을 채울 수 있다. 소자분리막(112)은 PECVD (plasma enhanced chemical vapor deposition), HDP CVD (high density plasma CVD), ICP CVD (inductively coupled plasma CVD), CCP CVD (capacitor coupled plasma CVD), FCVD (flowable chemical vapor deposition), 및/또는 스핀 코팅 (spin coating) 공정 공정을 이용하여 형성할 수 있으나, 상기 예시한 방법들에만 한정되는 것은 아니다.
일부 실시 예에서, 소자분리막(112)은 복합막 구조를 가질 수 있다. 예를 들면, 소자분리막(112)은 트렌치(TN)의 내측벽 상에 순차적으로 적층된 제1 및 제2 라이너 및 상기 제2 라이너 상에 형성된 매립 절연막을 포함할 수 있다. 상기 제1 라이너는 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 상기 제2 라이너는 예를 들어, 폴리실리콘이나, 혹은 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 상기 매립 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
핀형 활성 영역(FA)은 상부에 있는 채널 영역(CH)과, 채널 영역(CH)의 하부에서 양 측벽이 소자분리막(112)으로 덮여 있는 베이스 영역(BA)을 가질 수 있다. 일부 실시예들에서, 핀형 활성 영역(FA)의 채널 영역(CH)은 단일 물질로 이루어질 수 있다. 예를 들면, 핀형 활성 영역(FA)은 채널 영역(CH)을 포함한 모든 영역이 Si으로 이루어질 수 있다. 다른 일부 실시예들에서, 핀형 활성 영역(FA) 중 일부는 Ge로 이루어지고, 핀형 활성 영역(FA) 중 다른 일부는 Si로 이루어질 수 있다.
게이트 절연막(130)은 핀형 활성 영역(FA)의 상면 및 양 측벽을 덮도록 형성될 수 있다. 게이트 전극(140)은 핀형 활성 영역(FA)의 상면 및 양 측벽 위에서 게이트 절연막(130)을 덮도록 형성될 수 있다. 게이트 전극(140)은 일 방향 (도 1a 내지 도 1c에서 X 방향)을 따라 연장될 수 있다. 게이트 전극(140)의 연장 방향(X 방향)은 핀형 활성 영역(FA)의 연장 방향과 서로 직교할 수 있다.
게이트 절연막(130)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 갈륨 산화물, 게르마늄 산화물, 고유전율 유전물, 또는 이들의 조합으로 이루어질 수 있다.
게이트 절연막(130)은 제1 비유전율을 가지는 인터페이스막(132) 및 인터페이스막(132) 상에 형성되며 상기 제1 비유전율보다 높은 제2 비유전율을 가지는 고유전막(134)을 포함할 수 있다. 반도체 소자(200)에서 인터페이스막(132)은 핀형 활성 영역(FA)의 상면 및 양 측벽과 게이트 전극(140)의 저면과의 사이에 형성되어, 게이트 전극(140)의 저면에 대면하도록 형성되고, 고유전막(134)은 게이트 전극(140)의 저면 및 양 측벽에 대면하도록 형성될 수 있다.
인터페이스막(132)은 비유전율이 약 9 이하인 저유전 물질, 예를 들면, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 갈륨 산화물, 또는 게르마늄 산화물로 이루어질 수 있으나, 이에 한정되지는 않는다. 인터페이스막(132)은 기판(110)을 이루는 물질의 산화물, 질화물 또는 산질화물일 수 있다. 인터페이스막(132)을 예를 들면, 약 5 ∼ 20 Å의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다. 인터페이스막(132)은 열산화, ALD(atomic layer deposition), CVD(chemical vapor deposition), 또는 PVD(physical vapor deposition) 공정에 의해 형성될 수 있다.
고유전막(134)은 비유전율이 인터페이스막(132)보다 큰 약 10 내지 25인 고유전 물질로 이루어질 수 있다. 고유전막(134)은 예를 들면, 실리콘 산화막 및 실리콘 질화막보다 비유전율이 더 큰 물질로 이루어질 수 있다. 고유전막(134)은 하프늄 산화물(hafnium oxide), 하프늄 산질화물(hafnium oxynitride), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 에르븀 산화물(erbium oxide), 디스프로슘 산화물(dysprosium oxide), 가돌리늄 산화물(gadolinium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 및 납 아연 니오브산염(lead zinc niobate), 및 이들의 조합 중에서 선택되는 물질로 이루어질 수 있으나, 고유전막(134)을 구성하는 물질이 상기 예시된 바에 한정되는 것은 아니다. 고유전막(134)은 ALD(atomic layer deposition), CVD(chemical vapor deposition), 또는 PVD(physical vapor deposition) 공정에 의해 형성될 수 있다. 고유전막(134)은 예를 들면, 약 10 ∼ 40 Å의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다.
게이트 전극(140)은 예를 들면, Ti, Ta, Al, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, Pd, 중에서 선택되는 적어도 하나의 금속, 적어도 하나의 금속을 포함하는 금속 질화물, 탄소가 도핑된 금속 또는 탄소가 도핑된 금속 질화물과 같은 금속 화합물로 이루어질 수 있다.
게이트 전극(140)은 단일막으로 이루어질 수도 있으나, 복수의 막이 구성하는 다층막일 수도 있다. 게이트 전극(140)은 예를 들면, 일함수 조절용 금속 함유층과, 상기 일함수 조절용 금속 함유층의 상부에 형성된 공간을 채우는 갭필용 금속 함유층을 포함할 수 있다.
일부 실시예들에서, 게이트 전극(140)은 금속 질화물층, 금속층, 도전성 캡핑층, 및 갭필 (gap-fill) 금속막이 차례로 적층된 구조를 가질 수 있다. 상기 금속 질화물층 및 금속층은 각각 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택되는 적어도 하나의 금속 원자를 포함할 수 있다. 상기 금속 질화물층 및 금속층은 각각 ALD, MOALD (metal organic ALD), 또는 MOCVD (metal organic CVD) 공정에 의해 형성될 수 있다. 상기 도전성 캡핑층은 상기 금속층의 표면이 산화되는 것을 방지하는 보호막 역할을 할 수 있다. 또한, 상기 도전성 캡핑층은 상기 금속층 위에 다른 도전층이 증착될 때 증착을 용이하게 하기 위한 접착층 (wetting layer) 역할을 할 수 있다. 상기 도전성 캡핑층은 금속 질화물, 예를 들면 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 갭필 금속막은 상기 도전성 캡핑층 위에 연장될 수 있다. 상기 갭필 금속막은 W 막으로 이루어질 수 있다. 상기 갭필 금속막은 ALD, CVD, 또는 PVD 공정에 의해 형성될 수 있다. 상기 갭필 금속막은 상기 도전성 캡핑층의 상면에서의 영역간 단차부에 의해 형성되는 리세스 공간을 보이드 (void) 없이 매립할 수 있다. 일부 실시예들에서, 게이트 전극(140)은 TiAlC/TiN/W의 적층 구조 또는 TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있다. 상기 적층 구조들에서, TiAlC 층 또는 TiN 층이 일함수 조절용 금속 함유층의 역할을 할 수 있다.
핀형 활성 영역(FA) 중 게이트 전극(140)의 양 측 상에는 한 쌍의 소스/드레인 영역(160)이 형성될 수 있다. 한 쌍의 소스/드레인 영역(160)은 핀형 활성 영역(FA)으로부터 에피택셜 성장된 반도체층을 포함할 수 있다.
한 쌍의 소스/드레인 영역(160)은 핀형 활성 영역(FA)을 이루는 물질보다 큰 격자 상수(lattice constant)를 가지는 물질로 이루어질 수 있다. 한 쌍의 소스/드레인 영역(160)은 서로 다른 족의 화합물 반도체 물질로 이루어질 수 있다. 예를 들면, 한 쌍의 소스/드레인 영역(160)은 3-5족 화합물 반도체 물질 또는 2-6족 화합물 반도체 물질로 이루어질 수 있다.
도 1a 및 도 1c에서, 한 쌍의 소스/드레인 영역(160)이 특정한 형상을 가지는 경우를 예시하였으나, 본 발명의 기술적 사상에 따르면 한 쌍의 소스/드레인 영역(160)의 단면 형상이 도 1a 및 도 1c에 예시한 바에 한정되지 않으며, 다양한 형상을 가질 수 있다.
소스/드레인 영역(160)은 하단부(162), 상단부(166) 및 하단부(162)와 상단부(166) 사이에 배치되는 스트레스 완화층(164)을 포함할 수 있다.
일부 실시 예에서, 소스/드레인 영역(160)의 하단부(162) 및 상단부(166)는 한 쌍의 소스/드레인 영역(160)은 실리콘보다 격자 상수가 7.5% 이상 큰 격자 상수를 가지는 결정질인 3-5족 화합물 반도체 물질 또는 결정질인 2-6족 화합물 반도체 물질로 이루어질 수 있다. 예를 들면, 하단부(162) 및 상단부(166)는 GaSb, AlSb, InP와 같은 3-5족 화합물 반도체 물질 또는 CdSe, MgSe, ZnTe, MgTe, GdTe와 같은 2-6족 화합물 반도체 물질로 이루어질 수 있다. GaSb, AlSb, InP, CdSe, MgSe, ZnTe, MgTe, 및 CdTe은 각각 6.096Å, 6.136Å, 5.869Å 6.05Å, 5.873Å, 6.101Å, 6.417Å, 및 6.48Å를 격자 상수로 가질 수 있다.
스트레스 완화층(164)은 비정질인 3-5족 화합물 반도체 물질 또는 비정질인 2-6족 화합물 반도체 물질로 이루어질 수 있다. 일부 실시 예에서, 스트레스 완화층(164)은 하단부(162) 및 상단부(166)와 동일한 3-5족 화합물 반도체 물질 또는 2-6족 화합물 반도체 물질의 비정질층일 수 있다. 예를 들면, 스트레스 완화층(164)은 GaSb, AlSb, InP와 같은 3-5족 화합물 반도체 물질의 비정질층 또는 CdSe, MgSe, ZnTe, MgTe, GdTe와 같은 2-6족 화합물 반도체 물질의 비정질층으로 이루어질 수 있다.
일부 실시 예에서, 스트레스 완화층(164)은 4족 반도체 물질과 3-5족 화합물 반도체 물질의 초격자(superlattice) 또는 4족 반도체 물질과 2-6족 화합물 반도체 물질의 초격자로 이루어질 수 있다. 예를 들면, 스트레스 완화층(164)은 4족 반도체 물질과 3-5족 화합물 반도체 물질 또는 4족 반도체 물질과 2-6족 화합물 반도체 물질이 수십층 이상 반복적으로 적층된 초격자로 이루어질 수 있다. 일부 실시 예에서, 스트레스 완화층(164)을 구성하는 초격자의 4족 반도체 물질은 핀형 활성 영역(FA)과 동일한 물질일 수 있다. 일부 실시 예에서, 스트레스 완화층(164)을 구성하는 초격자의 3-5족 화합물 반도체 물질 또는 2-6족 화합물 반도체 물질은 하단부(162) 및 상단부(166)와 동일한 물질일 수 있다. 예를 들면, 스트레스 완화층(164)은 Si, Ge, SiGe와 같은 4족 반도체 물질과 GaSb, AlSb, InP와 같은 3-5족 화합물 반도체 물질의 초격자이거나, Si, Ge, SiGe와 같은 4족 반도체 물질과 CdSe, MgSe, ZnTe, MgTe, GdTe와 같은 2-6족 화합물 반도체 물질의 초격자일 수 있다.
소스/드레인 영역(160)의 격자 상수가 핀형 활성 영역(FA)보다 큰 경우, 소스/드레인 영역(160)을 형성하는 과정에서 격자 상수 차이에 의한 스트레스가 소스/드레인 영역(160) 내에 누적되어 소스/드레인 영역(160)에 크랙 또는 결정 결함이 발생할 수 있다. 그러나, 본 발명에 따른 반도체 소자(200)는 소스/드레인 영역(160)의 하단부(162)와 상단부(166) 사이에 스트레스 완화층(164)이 배치되어, 소스/드레인 영역(160)에 크랙 또는 결정 결함이 발생하는 것을 방지할 수 있다. 따라서 반도체 소자(200)의 신뢰성이 확보될 수 있다.
핀형 활성 영역(FA)과 소스/드레인 영역(160) 사이, 특히 핀형 활성 영역(FA)과 소스/드레인 영역(160)의 하단부(162) 사이에는 버퍼층(120)이 형성될 수 있다. 버퍼층(120)은 핀형 활성 영역(FA)과 소스/드레인 영역(160) 사이의 격자 불일치(lattice mismatch)를 완화시킬 수 있다.
버퍼층(120)은 핀형 활성 영역(FA) 상에 형성되는 하부 버퍼층(122) 및 하부 버퍼층(122) 상에 형성되는 상부 버퍼층(124)을 포함할 수 있다.
하부 버퍼층(122)은 비정질인 3-5족 화합물 반도체 물질 또는 비정질인 2-6족 화합물 반도체 물질로 이루어질 수 있다. 일부 실시 예에서 하부 버퍼층(122)은 소스/드레인 영역(160)의 하단부(162) 및 상단부(166)와 동일한 원자로 구성되는 물질의 비정질층일 수 있다. 구체적으로, 하부 버퍼층(122)은 소스/드레인 영역(160)의 하단부(162) 및 상단부(166)와 동일한 3-5족 화합물 반도체 물질 또는 2-6족 화합물 반도체 물질의 비정질층일 수 있다. 예를 들면, 하부 버퍼층(122)은 GaSb, AlSb, InP와 같은 3-5족 화합물 반도체 물질의 비정질층 또는 CdSe, MgSe, ZnTe, MgTe, GdTe와 같은 2-6족 화합물 반도체 물질의 비정질층으로 이루어질 수 있다.
상부 버퍼층(124)은 3-5족 화합물 반도체 물질 또는 2-6족 화합물 반도체 물질로 이루어지되, 화합물 반도체 물질을 구성하는 원자 비율이 하측부터 상측까지 변화하는 그레이드층(grade layer)일 수 있다. 일부 실시 예에서 상부 버퍼층(122)은 소스/드레인 영역(160)의 하단부(162) 및 상단부(166)와 동일한 화합물 반도체 물질로 이루어질 수 있다. 상부 버퍼층(124)은 그 전체의 화학양론비(stoichiometry)는 맞으나, 미시적으로 그 하측부터 상측까지 상부 버퍼층(124)을 구성하는 원자의 비율이 변화하도록 형성할 수 있다. 예를 들면, 상부 버퍼층(124)을 구성하는 화합물 반도체 물질이 가지는 원자들, 예를 들면 서로 다른 족의 제1 원자 및 제2 원자 중, 상대적으로 원자 반지름(atomic radius)이 작은 원자인 제1 원자의 비율은 상부 버퍼층(124)의 하측부터 상측까지 감소하고, 상대적으로 원자 반지름이 큰 원자인 제2 원자의 비율은 상부 버퍼층(124)의 하측부터 상측까지 증가하도록 할 수 있다. 예를 들면, 상부 버퍼층(124)은 제1 원자와 제2 원자의 비율이 각각 90%:10%, 80%:20%, 70%:30%, 50%:50%, 30%:70%, 20%:80% 및 10%:90%인 다층막으로 이루어질 수 있으나, 이에 한정되지 않는다. 일부 실시 예에서, 상부 버퍼층(124)은 제1 원자와 제2 원자의 비율이 연속적으로 변화하도록 형성할 수 있다.
상부 버퍼층(124)은 핀형 활성 영역(FA)과 소스/드레인 영역(160) 사이의 격자 불일치를 완화함과 동시에, 소스/드레인 영역(160)을 형성하는 과정에서, 소스/드레인 영역(160)의 결정성을 향상시킬 수 있다.
핀형 활성 영역(FA)과 게이트 전극(140)이 교차하는 부분에서 트랜지스터(TR)가 형성될 수 있다. 트랜지스터(TR)는 핀형 활성 영역(FA)의 상면 및 양 측면에서 채널이 형성되는 3 차원 구조의 MOS 트랜지스터로 이루어진다. 일부 실시 예에서, MOS 트랜지스터(TR)는 PMOS 트랜지스터를 구성할 수 있다.
핀형 활성 영역(FA)의 표면으로부터 차례로 형성된 게이트 절연막(130), 및 게이트 전극(140)을 포함하는 게이트 구조체(130, 140)의 양 측에는 절연 스페이서(144)가 형성될 수 있다. 즉, 게이트 절연막(130) 및 게이트 전극(140)의 양 측벽들 상에는 한쌍의 절연 스페이서(144)가 형성될 수 있다. 도 1c에 예시한 바와 같이, 절연 스페이서(144)를 중심으로 게이트 구조체(130, 140)의 반대측에서 절연 스페이서(144)를 덮는 층간 절연막(170)이 형성될 수 있다. 절연 스페이서(144)는 실리콘 질화막, 실리콘 산질화막, 탄소가 함유된 실리콘 산화질화막 또는 이들의 복합막으로 이루어지거나 그 내부에 에어갭 또는 저유전막을 가질 수 있고, 층간 절연막(170)은 테오스(Tetra Ethyl Ortho Silicate: TEOS)와 같은 실리콘 산화막으로 이루어질 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
게이트 절연막(130)은 한쌍의 절연 스페이서(144) 사이에 한정되는 공간의 내면을 덮도록 형성될 수 있다. 게이트 전극(140)은 게이트 절연막(130) 상을 덮으며, 한쌍의 절연 스페이서(144) 사이에 한정되는 공간을 채우도록 형성될 수 있다.
일부 실시 예에서, 절연 스페이서(144)는 L자형의 제1 절연 스페이서와 상기 제1 절연스페이서 상에 형성되는 제2 절연 스페이서로 이루어지는 복합막일 수 있다. 일부 실시 예에서, 상기 제2 절연 스페이서는 생략될 수 있으며, 이 경우 절연 스페이서(144)는 L자형의 형상을 가질 수 있다. 일부 실시 예에서, 절연 스페이서(144)는 상기 제1 절연 스페이서와 상기 제2 절연 스페이서 사이의 내부에 에어갭을 더 가질 수 있다. 일부 실시 예에서, 절연 스페이서(172)는 상기 에어갭 공간에 상기 제1 및 제2 절연 스페이서보다 낮은 비유전율을 가지는 저유전막이 채워지도록 형성할 수 있다.
일부 실시 예에서, 반도체 소자(200)는 핀형 활성 영역(FA)의 상면으로부터 이격된 위치에서 핀형 활성 영역(FA)의 상면과 대면하는 나노시트 적층 구조를 더 포함할 수 있다. 상기 나노시트 적층 구조는 핀형 활성 영역(FA)의 상면과 평행하게 연장되는 복수의 나노시트를 포함할 수 있다. 상기 복수의 나노시트는 채널 영역을 포함할 수 있다. 게이트 전극(140)은 상기 채널 영역의 적어도 일부를 포위할 수 있다. 상기 나노시트는 IV족 반도체, IV-IV 족 화합물 반도체 또는 III-V 족 화합물 반도체로 이루어질 수 있다. 예를 들면, 상기 나노시트는 Si, Ge, 또는 SiGe로 이루어지거나, InGaAs, InAs, GaSb, InSb, 또는 이들의 조합으로 이루어질 수 있다. 반도체 소자(200)가 나노시트 적층 구조를 더 포함하는 경우, 상기 채널 영역과 게이트 전극(140)의 사이에는 게이트 절연막(130)이 개재될 수 있다. 소스/드레인 영역(160)은 상기 복수의 나노시트의 양 단부에 접할 수 있으며, 상기 복수의 나노시트 중 소스/드레인 영역(160)에 인접한 양 단부는 게이트 전극(140)의 측벽을 덮는 절연 스페이서(144)로 덮일 수 있다. 핀형 활성 영역(FA)과 상기 나노시트와의 사이에는 한 쌍의 내측 절연 스페이서가 형성될 수 있다. 상기 한 쌍의 내측 절연 스페이서는 게이트 전극(140)과 소스/드레이 영역(160)과의 사이에 개재될 수 있다. 상기 내측 절연 스페이서는 게이트 절연막(130)과는 다른 물질로 이루어질 수 있다. 상기 내측 절연 스페이서는 게이트 절연막(130)을 구성하는 물질의 유전율보다 더 작은 유전율을 가지는 물질로 이루어질 수 있다. 예를 들면, 상기 내측 절연 스페이서는 상기 나노시트를 구성하는 물질의 산화물로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 게이트 절연막(130)은 핀형 활성 영역(FA)과 상기 나노시트와의 사이에서 게이트 전극(140)과 상기 내측 절연 스페이서와의 사이에 개재되도록 상기 나노시트의 상기 채널 영역 표면으로부터 상기 내측 절연 스페이서의 측벽 표면까지 연장될 수 있다.
본 발명에 따른 반도체 소자(200)는 한 쌍의 소스/드레인 영역(160)이 핀형 활성 영역(FA)을 이루는 물질보다 큰 격자 상수를 가지는 물질로 이루어지는 바, 한 쌍의 소스/드레인 영역(160)이 핀형 활성 영역(FA)의 채널 영역(CH)에 압축 스트레스(compressive stress)를 가하여 캐리어(carrier), 특히 홀(hole)의 이동도를 증가시킬 수 있다. 따라서 반도체 소자(200)가 가지는 트랜지스터(TR)의 동작 속도가 향상될 수 있다.
또한 소스/드레인 영역(160)이 하단부(162)와 상단부(166) 사이에 배치되는 스트레스 완화층(164)을 가지므로, 소스/드레인 영역(160)에 크랙 또는 결정 결함이 발생하는 것을 방지할 수 있어 반도체 소자(200)의 신뢰성이 확보될 수 있다.
또한 핀형 활성 영역(FA)과 소스/드레인 영역(160) 사이에 버퍼층(120)이 형성되어 핀형 활성 영역(FA)과 소스/드레인 영역(160) 사이의 격자 불일치를 완화시키고, 소스/드레인 영역(160)을 형성하는 과정에서, 소스/드레인 영역(160)의 결정성을 향상시킬 수 있다.
도 2a 내지 도 2c는 본 발명의 실시 예에 따른 반도체 소자의 주요 구성을 나타내는 사시도 및 단면도들이다. 도 2a는 FinFET 구조를 가지는 트랜지스터를 포함하는 반도체 소자의 주요 구성들의 사시도이고, 도 2b는 도 2a의 B-B' 선 단면도이고, 도 2c는 도 2a의 C-C' 선 단면도이다. 도 2a 내지 도 2c에 있어서, 도 1a 내지 도 1c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 2a 내지 도 2c를 함께 참조하면, 반도체 소자(200a)는 기판(110a)으로부터 기판(110a)의 주면에 수직인 방향 (Z 방향)으로 돌출된 핀형 활성 영역(FAa)을 포함한다. 기판(110a)은 기판 베이스(110-1) 및 기판 베이스(110-1) 상에 형성되는 핀부(110-2)로 이루어질 수 있다.
핀부(110-2)는 기판 베이스(110-1) 상에 선택적 에피택셜 성장(Selective Epitaxial Growth: SEG) 공정을 수행하여 형성할 수 있다. 핀부(110-2)는 기판 베이스(110-1)로부터 에피택셜 성장된 반도체층을 포함할 수 있다.
기판 베이스(110-1)는 제1 반도체 물질로 이루어지고, 핀부(110-2)는 제2 반도체 물질로 이루어질 수 있다. 상기 제2 반도체 물질은 상기 제1 반도체 물질보다 전자 이동도가 큰 값을 가질 수 있다. 기판 베이스(110-1) 및 핀부(110-2)는 4족 반도체 물질로 이루어질 수 있다. 일부 실시 예에서, 상기 제1 반도체 물질은 실리콘(Si)이고, 상기 제2 반도체 물질은 저머늄(Ge)일 수 있다. 핀부(110-2)는 핀형 활성 영역(FAa)을 구성할 수 있다.
기판(110a)은 기판 베이스(110-1)와 핀부(110-2) 사이에는 형성되는 활성 버퍼층(114)을 더 포함할 수 있다. 활성 버퍼층(114)은 기판 베이스(110-1)와 핀부(110-2) 사이의 격자 불일치를 완화시킬 수 있다.
활성 버퍼층(114)은 기판 베이스(110-1) 상에 형성되는 하부 활성 버퍼층(114a) 및 하부 활성 버퍼층(114a) 상에 형성되는 상부 활성 버퍼층(114b)을 포함할 수 있다.
하부 활성 버퍼층(114a)은 비정질인 4족 반도체 물질로 이루어질 수 있다. 일부 실시 예에서 하부 활성 버퍼층(114a)은 기판 베이스(110-1)와 동일한 원자로 구성되는 물질의 비정질층일 수 있다. 구체적으로, 하부 활성 버퍼층(114a)은 기판 베이스(110-1)와 동일한 4족 반도체 물질의 비정질층일 수 있다. 예를 들면, 하부 활성 버퍼층(114a)은 실리콘과 같은 4족 반도체물질의 비정질층일 수 있다.
상부 활성 버퍼층(114b)은 기판 베이스(110-1)를 구성하는 원자와 핀부(110-2)를 구성하는 원자의 화합물 반도체 물질로 이루어질 수 있다. 상부 활성 버퍼층(114b)은 4족 화합물 반도체 물질로 이루어지되, 화합물 반도체 물질을 구성하는 원자 비율이 하측부터 상측까지 변화하는 그레이드층일 수 있다. 상부 활성 버퍼층(114b)은 그 전체의 화학양론비는 맞으나, 미시적으로 그 하측부터 상측까지 상부 활성 버퍼층(114b)을 구성하는 원자의 비율이 변화하도록 형성할 수 있다. 예를 들면, 상부 활성 버퍼층(114b)을 구성하는 화합물 반도체 물질이 가지는 원자들, 예를 들면 서로 다른 족의 제1 원자 및 제2 원자 중, 상대적으로 원자 반지름이 작은 원자인 제1 원자의 비율은 상부 활성 버퍼층(114b)의 하측부터 상측까지 감소하고, 상대적으로 원자 반지름이 큰 원자인 제2 원자의 비율은 상부 활성 버퍼층(114b)의 하측부터 상측까지 증가하도록 할 수 있다. 일부 실시 예에서 상기 제1 원자는 실리콘 원자이고, 상기 제2 원자는 저머늄 원자일 수 있다. 예를 들면, 상부 활성 버퍼층(114b)은 제1 원자와 제2 원자의 비율이 각각 90%:10%, 80%:20%, 70%:30%, 50%:50%, 30%:70%, 20%:80% 및 10%:90%인 다층막으로 이루어질 수 있으나, 이에 한정되지 않는다. 일부 실시 예에서, 상부 활성 버퍼층(114b)은 제1 원자와 제2 원자의 비율이 연속적으로 변화하도록 형성할 수 있다.
일부 실시 예에서, 기판 베이스(110-1)는 SOI(silicon on insulator) 구조 또는 GOI(germanium on insulator) 구조를 가질 수 있다. 예를 들면, 기판 베이스(110-1)는 BOX 층(buried oxide layer)을 포함할 수 있다. 기판 베이스(110-1)는 도전 영역, 예를 들면 불순물이 도핑된 웰(well)을 포함할 수 있다. 기판 베이스(110-1)는 STI(shallow trench isolation), DTI(deep trench isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다.
핀형 활성 영역(FAa)은 일 방향 (도 2a 내지 도 2c에서 Y 방향)을 따라 연장될 수 있다. 기판 베이스(110-1) 상에는 핀형 활성 영역(FAa)의 하부 측벽을 덮는 소자분리막(112)이 형성되어 있다. 소자분리막(112)은 기판(110a)에 형성된 트렌치(TN)의 하측 일부분을 채울 수 있다. 핀형 활성 영역(FAa)은 소자분리막(112) 위로 핀 형상으로 돌출되어 있다. 도 2a 내지 도 2c에는 한 개의 핀형 활성 영역(FAa)이 도시되었으나, 일 방향(Y 방향)을 따라 상호 평행하게 연장되는 복수개의 핀형 활성 영역(FAa)이 형성될 수 있다. 또한 핀형 활성 영역(FAa)은 소정의 간격을 가지며 일 방향(Y 방향)을 따라서 배치되는 복수개일 수 있다.
일부 실시 예에서, 핀형 활성 영역(FAa)은 상측 부분이 하측 부분보다 일 방향(도 2a 내지 도 2c에서 X 방향)으로의 폭이 미세하게 더 좁아질 수 있다. 일부 실시 예에서, 핀형 활성 영역(FAa)의 상단은 둥글게 라운드가 있는 형상을 가질 수 있다.
일부 실시 예에서, 소자분리막(112)은 복합막 구조를 가질 수 있다. 예를 들면, 소자분리막(112)은 트렌치(TN)의 내측벽 상에 순차적으로 적층된 제1 및 제2 라이너 및 상기 제2 라이너 상에 형성된 매립 절연막을 포함할 수 있다. 상기 제1 라이너는 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 상기 제2 라이너는 예를 들어, 폴리실리콘이나, 혹은 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 상기 매립 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
핀형 활성 영역(FAa)은 상부에 있는 채널 영역(CHa)과, 채널 영역(CHa)의 하부에서 양 측벽이 소자분리막(112)으로 덮여 있는 베이스 영역(BAa)을 가질 수 있다.
게이트 절연막(130)은 핀형 활성 영역(FAa)의 상면 및 양 측벽을 덮도록 형성될 수 있다. 게이트 전극(140)은 핀형 활성 영역(FAa)의 상면 및 양 측벽 위에서 게이트 절연막(130)을 덮도록 형성될 수 있다. 게이트 전극(140)은 일 방향 (도 2a 내지 도 2c에서 X 방향)을 따라 연장될 수 있다. 게이트 전극(140)의 연장 방향(X 방향)은 핀형 활성 영역(FAa)의 연장 방향과 서로 직교할 수 있다.
게이트 절연막(130)은 제1 비유전율을 가지는 인터페이스막(132) 및 인터페이스막(132) 상에 형성되며 상기 제1 비유전율보다 높은 제2 비유전율을 가지는 고유전막(134)을 포함할 수 있다. 반도체 소자(200a)에서 인터페이스막(132)은 핀형 활성 영역(FAa)의 상면 및 양 측벽과 게이트 전극(140)의 저면과의 사이에 형성되어, 게이트 전극(140)의 저면에 대면하도록 형성되고, 고유전막(134)은 게이트 전극(140)의 저면 및 양 측벽에 대면하도록 형성될 수 있다.
핀형 활성 영역(FAa) 중 게이트 전극(140)의 양 측 상에는 한 쌍의 소스/드레인 영역(160)이 형성될 수 있다. 한 쌍의 소스/드레인 영역(160)은 핀형 활성 영역(FAa)으로부터 에피택셜 성장된 반도체층을 포함할 수 있다.
한 쌍의 소스/드레인 영역(160)은 핀형 활성 영역(FAa)을 이루는 물질보다 큰 격자 상수를 가지는 물질로 이루어질 수 있다. 한 쌍의 소스/드레인 영역(160)은 서로 다른 족의 화합물 반도체 물질로 이루어질 수 있다. 예를 들면, 한 쌍의 소스/드레인 영역(160)은 3-5족 화합물 반도체 물질 또는 2-6족 화합물 반도체 물질로 이루어질 수 있다.
소스/드레인 영역(160)은 하단부(162), 상단부(166) 및 하단부(162)와 상단부(166) 사이에 배치되는 스트레스 완화층(164)을 포함할 수 있다.
일부 실시 예에서, 소스/드레인 영역(160)의 하단부(162) 및 상단부(166)는 한 쌍의 소스/드레인 영역(160)은 실리콘보다 격자 상수가 7.5% 이상 큰 격자 상수를 가지는 결정질인 3-5족 화합물 반도체 물질 또는 결정질인 2-6족 화합물 반도체 물질로 이루어질 수 있다.
스트레스 완화층(164)은 비정질인 3-5족 화합물 반도체 물질 또는 비정질인 2-6족 화합물 반도체 물질로 이루어질 수 있다. 일부 실시 예에서, 스트레스 완화층(164)은 하단부(162) 및 상단부(166)와 동일한 3-5족 화합물 반도체 물질 또는 2-6족 화합물 반도체 물질의 비정질층일 수 있다.
일부 실시 예에서, 스트레스 완화층(164)은 4족 반도체 물질과 3-5족 화합물 반도체 물질의 초격자 또는 4족 반도체 물질과 2-6족 화합물 반도체 물질의 초격자로 이루어질 수 있다. 일부 실시 예에서, 스트레스 완화층(164)을 구성하는 초격자의 4족 반도체 물질은 핀형 활성 영역(FAa)과 동일한 물질일 수 있다. 일부 실시 예에서, 스트레스 완화층(164)을 구성하는 초격자의 3-5족 화합물 반도체 물질 또는 2-6족 화합물 반도체 물질은 하단부(162) 및 상단부(166)와 동일한 물질일 수 있다.
소스/드레인 영역(160)의 격자 상수가 핀형 활성 영역(FAa)보다 큰 경우, 소스/드레인 영역(160)을 형성하는 과정에서 격자 상수 차이에 의한 스트레스가 소스/드레인 영역(160) 내에 누적되어 소스/드레인 영역(160)에 크랙 또는 결정 결함이 발생할 수 있다. 그러나, 본 발명에 따른 반도체 소자(200a)는 소스/드레인 영역(160)의 하단부(162)와 상단부(166) 사이에 스트레스 완화층(164)이 배치되어, 소스/드레인 영역(160)에 크랙 또는 결정 결함이 발생하는 것을 방지할 수 있다. 따라서 반도체 소자(200a)의 신뢰성이 확보될 수 있다.
핀형 활성 영역(FAa)과 소스/드레인 영역(160) 사이, 특히 핀형 활성 영역(FAa)과 소스/드레인 영역(160)의 하단부(162) 사이에는 버퍼층(120)이 형성될 수 있다. 버퍼층(120)은 핀형 활성 영역(FAa)과 소스/드레인 영역(160) 사이의 격자 불일치를 완화시킬 수 있다.
버퍼층(120)은 핀형 활성 영역(FAa) 상에 형성되는 하부 버퍼층(122) 및 하부 버퍼층(122) 상에 형성되는 상부 버퍼층(124)을 포함할 수 있다.
하부 버퍼층(122)은 비정질인 3-5족 화합물 반도체 물질 또는 비정질인 2-6족 화합물 반도체 물질로 이루어질 수 있다. 일부 실시 예에서 하부 버퍼층(122)은 소스/드레인 영역(160)의 하단부(162) 및 상단부(166)와 동일한 원자로 구성되는 물질의 비정질층일 수 있다. 구체적으로, 하부 버퍼층(122)은 소스/드레인 영역(160)의 하단부(162) 및 상단부(166)와 동일한 3-5족 화합물 반도체 물질 또는 2-6족 화합물 반도체 물질의 비정질층일 수 있다.
상부 버퍼층(124)은 3-5족 화합물 반도체 물질 또는 2-6족 화합물 반도체 물질로 이루어지되, 화합물 반도체 물질을 구성하는 원자 비율이 하측부터 상측까지 변화하는 그레이드층일 수 있다. 일부 실시 예에서 상부 버퍼층(122)은 소스/드레인 영역(160)의 하단부(162) 및 상단부(166)와 동일한 화합물 반도체 물질로 이루어질 수 있다. 상부 버퍼층(124)은 그 전체의 화학양론비는 맞으나, 미시적으로 그 하측부터 상측까지 상부 버퍼층(124)를 구성하는 원자의 비율이 변화하도록 형성할 수 있다. 예를 들면, 상부 버퍼층(124)를 구성하는 화합물 반도체 물질이 가지는 원자들, 예를 들면 서로 다른 족의 제1 원자 및 제2 원자 중, 상대적으로 원자 반지름이 작은 원자인 제1 원자의 비율은 상부 버퍼층(124)의 하측부터 상측까지 감소하고, 상대적으로 원자 반지름이 큰 원자인 제2 원자의 비율은 상부 버퍼층(124)의 하측부터 상측까지 증가하도록 할 수 있다.
상부 버퍼층(124)은 핀형 활성 영역(FAa)과 소스/드레인 영역(160) 사이의 격자 불일치를 완화함과 동시에, 소스/드레인 영역(160)을 형성하는 과정에서, 소스/드레인 영역(160)의 결정성을 향상시킬 수 있다.
핀형 활성 영역(FAa)과 게이트 전극(140)이 교차하는 부분에서 트랜지스터(TRa)가 형성될 수 있다. 트랜지스터(TRa)는 핀형 활성 영역(FAa)의 상면 및 양 측면에서 채널이 형성되는 3 차원 구조의 MOS 트랜지스터로 이루어진다. 일부 실시 예에서, MOS 트랜지스터(TRa)는 PMOS 트랜지스터를 구성할 수 있다.
핀형 활성 영역(FAa)의 표면으로부터 차례로 형성된 게이트 절연막(130), 및 게이트 전극(140)을 포함하는 게이트 구조체(130, 140)의 양 측에는 절연 스페이서(144)가 형성될 수 있다. 즉, 게이트 절연막(130) 및 게이트 전극(140)의 양 측벽들 상에는 한쌍의 절연 스페이서(144)가 형성될 수 있다. 도 2c에 예시한 바와 같이, 절연 스페이서(144)를 중심으로 게이트 구조체(130, 140)의 반대측에서 절연 스페이서(144)를 덮는 층간 절연막(170)이 형성될 수 있다.
게이트 절연막(130)은 한쌍의 절연 스페이서(144) 사이에 한정되는 공간의 내면을 덮도록 형성될 수 있다. 게이트 전극(140)은 게이트 절연막(130) 상을 덮으며, 한쌍의 절연 스페이서(144) 사이에 한정되는 공간을 채우도록 형성될 수 있다.
본 발명에 따른 반도체 소자(200a)는 핀형 활성 영역(FAa), 즉 핀부(110-1)가 기판 베이스(110-1)보다 전자 이동도가 큰 값을 가지는 물질로 이루어지는 바, 캐리어의 이동도를 증가시킬 수 있다. 따라서 반도체 소자(200a)가 가지는 트랜지스터(TRa)의 동작 속도가 향상될 수 있다.
본 발명에 따른 반도체 소자(200a)는 한 쌍의 소스/드레인 영역(160)이 핀형 활성 영역(FAa)을 이루는 물질보다 큰 격자 상수를 가지는 물질로 이루어지는 바, 한 쌍의 소스/드레인 영역(160)이 핀형 활성 영역(FAa)의 채널 영역(CHa)에 압축 스트레스를 가하여 캐리어, 특히 홀의 이동도를 증가시킬 수 있다. 따라서 반도체 소자(200a)가 가지는 트랜지스터(TRa)의 동작 속도가 향상될 수 있다.
또한 소스/드레인 영역(160)이 하단부(162)와 상단부(166) 사이에 배치되는 스트레스 완화층(164)을 가지므로, 소스/드레인 영역(160)에 크랙 또는 결정 결함이 발생하는 것을 방지할 수 있어 반도체 소자(200a)의 신뢰성이 확보될 수 있다.
또한 핀형 활성 영역(FAa)과 소스/드레인 영역(160) 사이에 버퍼층(120)이 형성되어 핀형 활성 영역(FAa)과 소스/드레인 영역(160) 사이의 격자 불일치를 완화시키고, 소스/드레인 영역(160)을 형성하는 과정에서, 소스/드레인 영역(160)의 결정성을 향상시킬 수 있다.
도 3a 내지 도 3c는 본 발명의 실시 예에 따른 반도체 소자의 주요 구성을 나타내는 사시도 및 단면도들이다. 도 3a는 FinFET 구조를 가지는 트랜지스터를 포함하는 반도체 소자의 주요 구성들의 사시도이고, 도 3b는 도 3a의 B-B' 선 단면도이고, 도 3c는 도 3a의 C-C' 선 단면도이다. 도 3a 내지 도 3c에 있어서, 도 1a 내지 도 2c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 3a 내지 도 3c를 함께 참조하면, 반도체 소자(200b)는 기판(110b)으로부터 기판(110b)의 주면에 수직인 방향 (Z 방향)으로 돌출된 핀형 활성 영역(FAb)을 포함한다. 기판(110b)은 하부 기판 베이스(110-3) 및 하부 기판 베이스(110-3) 상에 형성되는 상부 기판 베이스(110-4)로 이루어질 수 있다. 핀형 활성 영역(FAb)은 상부 기판 베이스(110-4)으로부터 상부 기판 베이스(110-4)의 주면에 수직인 방향 (Z 방향)으로 돌출될 수 있다.
상부 기판 베이스(110-4)는 하부 기판 베이스(110-3) 상에 선택적 에피택셜 성장 공정을 수행하여 형성할 수 있다. 상부 기판 베이스(110-4)는 하부 기판 베이스(110-3)로부터 에피택셜 성장된 반도체층을 포함할 수 있다.
하부 기판 베이스(110-3)는 제1 반도체 물질로 이루어지고, 상부 기판 베이스(110-4)는 제2 반도체 물질로 이루어질 수 있다. 상기 제2 반도체 물질은 상기 제1 반도체 물질보다 전자 이동도가 큰 값을 가질 수 있다. 하부 기판 베이스(110-3) 및 상부 기판 베이스(110-4)는 4족 반도체 물질로 이루어질 수 있다. 일부 실시 예에서, 상기 제1 반도체 물질은 실리콘(Si)이고, 상기 제2 반도체 물질은 저머늄(Ge)일 수 있다.
기판(110b)은 하부 기판 베이스(110-3)와 상부 기판 베이스(110-4) 사이에 형성되는 기판 버퍼층(115)을 더 포함할 수 있다. 기판 버퍼층(115)은 하부 기판 베이스(110-3)와 상부 기판 베이스(110-4) 사이의 격자 불일치를 완화시킬 수 있다.
기판 버퍼층(115)은 하부 기판 베이스(110-3) 상에 형성되는 하부 기판 버퍼층(115a) 및 하부 기판 버퍼층(115a) 상에 형성되는 상부 기판 버퍼층(115b)을 포함할 수 있다.
하부 기판 버퍼층(115a)은 비정질인 4족 반도체 물질로 이루어질 수 있다. 일부 실시 예에서 하부 기판 버퍼층(115a)은 하부 기판 베이스(110-3)와 동일한 원자로 구성되는 물질의 비정질층일 수 있다. 구체적으로, 하부 기판 버퍼층(115a)은 하부 기판 베이스(110-3)와 동일한 4족 반도체 물질의 비정질층일 수 있다. 예를 들면, 하부 기판 버퍼층(115a)은 실리콘과 같은 4족 반도체물질의 비정질층일 수 있다.
상부 기판 버퍼층(115b)은 하부 기판 베이스(110-3)를 구성하는 원자와 상부 기판 베이스(110-4)를 구성하는 원자의 화합물 반도체 물질로 이루어질 수 있다. 상부 기판 버퍼층(115b)은 4족 화합물 반도체 물질로 이루어지되, 화합물 반도체 물질을 구성하는 원자 비율이 하측부터 상측까지 변화하는 그레이드층일 수 있다. 상부 기판 버퍼층(115b)은 그 전체의 화학양론비는 맞으나, 미시적으로 그 하측부터 상측까지 상부 기판 버퍼층(115b)을 구성하는 원자의 비율이 변화하도록 형성할 수 있다. 예를 들면, 상부 기판 버퍼층(115b)을 구성하는 화합물 반도체 물질이 가지는 원자들, 예를 들면 서로 다른 족의 제1 원자 및 제2 원자 중, 상대적으로 원자 반지름이 작은 원자인 제1 원자의 비율은 상부 기판 버퍼층(115b)의 하측부터 상측까지 감소하고, 상대적으로 원자 반지름이 큰 원자인 제2 원자의 비율은 상부 기판 버퍼층(115b)의 하측부터 상측까지 증가하도록 할 수 있다. 일부 실시 예에서 상기 제1 원자는 실리콘 원자이고, 상기 제2 원자는 저머늄 원자일 수 있다. 예를 들면, 상부 버퍼층(124)은 제1 원자와 제2 원자의 비율이 각각 90%:10%, 80%:20%, 70%:30%, 50%:50%, 30%:70%, 20%:80% 및 10%:90%인 다층막으로 이루어질 수 있으나, 이에 한정되지 않는다. 일부 실시 예에서, 상부 기판 버퍼층(115b)은 제1 원자와 제2 원자의 비율이 연속적으로 변화하도록 형성할 수 있다.
일부 실시 예에서, 하부 기판 베이스(110-3)는 SOI(silicon on insulator) 구조를 가질 수 있다. 예를 들면, 하부 기판 베이스(110-3)는 BOX 층(buried oxide layer)을 포함할 수 있다. 하부 기판 베이스(110-3) 및/또는 상부 기판 베이스(110-4)는 도전 영역, 예를 들면 불순물이 도핑된 웰(well)을 포함할 수 있다. 하부 기판 베이스(110-3) 및/또는 상부 기판 베이스(110-4)는 STI(shallow trench isolation), DTI(deep trench isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다.
핀형 활성 영역(FAb)은 일 방향 (도 3a 내지 도 3c에서 Y 방향)을 따라 연장될 수 있다. 상부 기판 베이스(110-4) 상에는 핀형 활성 영역(FAb)의 하부 측벽을 덮는 소자분리막(112)이 형성되어 있다. 소자분리막(112)은 상부 기판 베이스(110-4)에 형성된 트렌치(TN)의 하측 일부분을 채울 수 있다. 핀형 활성 영역(FAb)은 소자분리막(112) 위로 핀 형상으로 돌출되어 있다. 도 3a 내지 도 3c에는 한 개의 핀형 활성 영역(FAb)이 도시되었으나, 일 방향(Y 방향)을 따라 상호 평행하게 연장되는 복수개의 핀형 활성 영역(FAb)이 형성될 수 있다. 또한 핀형 활성 영역(FAb)은 소정의 간격을 가지며 일 방향(Y 방향)을 따라서 배치되는 복수개일 수 있다.
일부 실시 예에서, 핀형 활성 영역(FAb)은 상측 부분이 하측 부분보다 일 방향(도 3a 내지 도 3c에서 X 방향)으로의 폭이 미세하게 더 좁아질 수 있다. 일부 실시 예에서, 핀형 활성 영역(FAb)의 상단은 둥글게 라운드가 있는 형상을 가질 수 있다.
일부 실시 예에서, 소자분리막(112)은 복합막 구조를 가질 수 있다. 예를 들면, 소자분리막(112)은 트렌치(TN)의 내측벽 상에 순차적으로 적층된 제1 및 제2 라이너 및 상기 제2 라이너 상에 형성된 매립 절연막을 포함할 수 있다. 상기 제1 라이너는 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 상기 제2 라이너는 예를 들어, 폴리실리콘이나, 혹은 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 상기 매립 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
핀형 활성 영역(FAb)은 상부에 있는 채널 영역(CHb)과, 채널 영역(CHb)의 하부에서 양 측벽이 소자분리막(112)으로 덮여 있는 베이스 영역(BAb)을 가질 수 있다.
게이트 절연막(130)은 핀형 활성 영역(FAb)의 상면 및 양 측벽을 덮도록 형성될 수 있다. 게이트 전극(140)은 핀형 활성 영역(FAb)의 상면 및 양 측벽 위에서 게이트 절연막(130)을 덮도록 형성될 수 있다. 게이트 전극(140)은 일 방향 (도 3a 내지 도 3c에서 X 방향)을 따라 연장될 수 있다. 게이트 전극(140)의 연장 방향(X 방향)은 핀형 활성 영역(FAb)의 연장 방향과 서로 직교할 수 있다.
게이트 절연막(130)은 제1 비유전율을 가지는 인터페이스막(132) 및 인터페이스막(132) 상에 형성되며 상기 제1 비유전율보다 높은 제2 비유전율을 가지는 고유전막(134)을 포함할 수 있다. 반도체 소자(200b)에서 인터페이스막(132)은 핀형 활성 영역(FAb)의 상면 및 양 측벽과 게이트 전극(140)의 저면과의 사이에 형성되어, 게이트 전극(140)의 저면에 대면하도록 형성되고, 고유전막(134)은 게이트 전극(140)의 저면 및 양 측벽에 대면하도록 형성될 수 있다.
핀형 활성 영역(FAb) 중 게이트 전극(140)의 양 측 상에는 한 쌍의 소스/드레인 영역(160)이 형성될 수 있다. 한 쌍의 소스/드레인 영역(160)은 핀형 활성 영역(FAb)으로부터 에피택셜 성장된 반도체층을 포함할 수 있다.
한 쌍의 소스/드레인 영역(160)은 핀형 활성 영역(FAb)을 이루는 물질보다 큰 격자 상수를 가지는 물질로 이루어질 수 있다. 한 쌍의 소스/드레인 영역(160)은 서로 다른 족의 화합물 반도체 물질로 이루어질 수 있다. 예를 들면, 한 쌍의 소스/드레인 영역(160)은 3-5족 화합물 반도체 물질 또는 2-6족 화합물 반도체 물질로 이루어질 수 있다.
소스/드레인 영역(160)은 하단부(162), 상단부(166) 및 하단부(162)와 상단부(166) 사이에 배치되는 스트레스 완화층(164)을 포함할 수 있다.
일부 실시 예에서, 소스/드레인 영역(160)의 하단부(162) 및 상단부(166)는 한 쌍의 소스/드레인 영역(160)은 실리콘보다 격자 상수가 7.5% 이상 큰 격자 상수를 가지는 결정질인 3-5족 화합물 반도체 물질 또는 결정질인 2-6족 화합물 반도체 물질로 이루어질 수 있다.
스트레스 완화층(164)은 비정질인 3-5족 화합물 반도체 물질 또는 비정질인 2-6족 화합물 반도체 물질로 이루어질 수 있다. 일부 실시 예에서, 스트레스 완화층(164)은 하단부(162) 및 상단부(166)와 동일한 3-5족 화합물 반도체 물질 또는 2-6족 화합물 반도체 물질의 비정질층일 수 있다.
일부 실시 예에서, 스트레스 완화층(164)은 4족 반도체 물질과 3-5족 화합물 반도체 물질의 초격자 또는 4족 반도체 물질과 2-6족 화합물 반도체 물질의 초격자로 이루어질 수 있다. 일부 실시 예에서, 스트레스 완화층(164)을 구성하는 초격자의 4족 반도체 물질은 핀형 활성 영역(FAb)과 동일한 물질일 수 있다. 일부 실시 예에서, 스트레스 완화층(164)을 구성하는 초격자의 3-5족 화합물 반도체 물질 또는 2-6족 화합물 반도체 물질은 하단부(162) 및 상단부(166)와 동일한 물질일 수 있다.
소스/드레인 영역(160)의 격자 상수가 핀형 활성 영역(FAb)보다 큰 경우, 소스/드레인 영역(160)을 형성하는 과정에서 격자 상수 차이에 의한 스트레스가 소스/드레인 영역(160) 내에 누적되어 소스/드레인 영역(160)에 크랙 또는 결정 결함이 발생할 수 있다. 그러나, 본 발명에 따른 반도체 소자(200b)는 소스/드레인 영역(160)의 하단부(162)와 상단부(166) 사이에 스트레스 완화층(164)이 배치되어, 소스/드레인 영역(160)에 크랙 또는 결정 결함이 발생하는 것을 방지할 수 있다. 따라서 반도체 소자(200b)의 신뢰성이 확보될 수 있다.
핀형 활성 영역(FAb)과 소스/드레인 영역(160) 사이, 특히 핀형 활성 영역(FAb)과 소스/드레인 영역(160)의 하단부(162) 사이에는 버퍼층(120)이 형성될 수 있다. 버퍼층(120)은 핀형 활성 영역(FAb)과 소스/드레인 영역(160) 사이의 격자 불일치를 완화시킬 수 있다.
버퍼층(120)은 핀형 활성 영역(FAb) 상에 형성되는 하부 버퍼층(122) 및 하부 버퍼층(122) 상에 형성되는 상부 버퍼층(124)을 포함할 수 있다.
하부 버퍼층(122)은 비정질인 3-5족 화합물 반도체 물질 또는 비정질인 2-6족 화합물 반도체 물질로 이루어질 수 있다. 일부 실시 예에서 하부 버퍼층(122)은 소스/드레인 영역(160)의 하단부(162) 및 상단부(166)와 동일한 원자로 구성되는 물질의 비정질층일 수 있다. 구체적으로, 하부 버퍼층(122)은 소스/드레인 영역(160)의 하단부(162) 및 상단부(166)와 동일한 3-5족 화합물 반도체 물질 또는 2-6족 화합물 반도체 물질의 비정질층일 수 있다.
상부 버퍼층(124)은 3-5족 화합물 반도체 물질 또는 2-6족 화합물 반도체 물질로 이루어지되, 화합물 반도체 물질을 구성하는 원자 비율이 하측부터 상측까지 변화하는 그레이드층일 수 있다. 일부 실시 예에서 상부 버퍼층(122)은 소스/드레인 영역(160)의 하단부(162) 및 상단부(166)와 동일한 화합물 반도체 물질로 이루어질 수 있다. 상부 버퍼층(124)은 그 전체의 화학양론비는 맞으나, 미시적으로 그 하측부터 상측까지 상부 버퍼층(124)를 구성하는 원자의 비율이 변화하도록 형성할 수 있다. 예를 들면, 상부 버퍼층(124)를 구성하는 화합물 반도체 물질이 가지는 원자들, 예를 들면 서로 다른 족의 제1 원자 및 제2 원자 중, 상대적으로 원자 반지름이 작은 원자인 제1 원자의 비율은 상부 버퍼층(124)의 하측부터 상측까지 감소하고, 상대적으로 원자 반지름이 큰 원자인 제2 원자의 비율은 상부 버퍼층(124)의 하측부터 상측까지 증가하도록 할 수 있다.
상부 버퍼층(124)은 핀형 활성 영역(FAb)과 소스/드레인 영역(160) 사이의 격자 불일치를 완화함과 동시에, 소스/드레인 영역(160)을 형성하는 과정에서, 소스/드레인 영역(160)의 결정성을 향상시킬 수 있다.
핀형 활성 영역(FAb)과 게이트 전극(140)이 교차하는 부분에서 트랜지스터(TRb)가 형성될 수 있다. 트랜지스터(TRb)는 핀형 활성 영역(FAb)의 상면 및 양 측면에서 채널이 형성되는 3 차원 구조의 MOS 트랜지스터로 이루어진다. 일부 실시 예에서, MOS 트랜지스터(TRb)는 PMOS 트랜지스터를 구성할 수 있다.
핀형 활성 영역(FAb)의 표면으로부터 차례로 형성된 게이트 절연막(130), 및 게이트 전극(140)을 포함하는 게이트 구조체(130, 140)의 양 측에는 절연 스페이서(144)가 형성될 수 있다. 즉, 게이트 절연막(130) 및 게이트 전극(140)의 양 측벽들 상에는 한쌍의 절연 스페이서(144)가 형성될 수 있다. 도 3c에 예시한 바와 같이, 절연 스페이서(144)를 중심으로 게이트 구조체(130, 140)의 반대측에서 절연 스페이서(144)를 덮는 층간 절연막(170)이 형성될 수 있다.
게이트 절연막(130)은 한쌍의 절연 스페이서(144) 사이에 한정되는 공간의 내면을 덮도록 형성될 수 있다. 게이트 전극(140)은 게이트 절연막(130) 상을 덮으며, 한쌍의 절연 스페이서(144) 사이에 한정되는 공간을 채우도록 형성될 수 있다.
본 발명에 따른 반도체 소자(200b)는 상부 기판 베이스(110-4), 즉 핀형 활성 영역(FAb)이 하부 기판 베이스(110-3)보다 전자 이동도가 큰 값을 가지는 물질로 이루어지는 바, 캐리어의 이동도를 증가시킬 수 있다. 따라서 반도체 소자(200b)가 가지는 트랜지스터(TRb)의 동작 속도가 향상될 수 있다.
본 발명에 따른 반도체 소자(200b)는 한 쌍의 소스/드레인 영역(160)이 핀형 활성 영역(FAb)을 이루는 물질보다 큰 격자 상수를 가지는 물질로 이루어지는 바, 한 쌍의 소스/드레인 영역(160)이 핀형 활성 영역(FAb)의 채널 영역(CHb)에 압축 스트레스를 가하여 캐리어, 특히 홀의 이동도를 증가시킬 수 있다. 따라서 반도체 소자(200b)가 가지는 트랜지스터(TRb)의 동작 속도가 향상될 수 있다.
또한 소스/드레인 영역(160)이 하단부(162)와 상단부(166) 사이에 배치되는 스트레스 완화층(164)을 가지므로, 소스/드레인 영역(160)에 크랙 또는 결정 결함이 발생하는 것을 방지할 수 있어 반도체 소자(200b)의 신뢰성이 확보될 수 있다.
또한 핀형 활성 영역(FAb)과 소스/드레인 영역(160) 사이에 버퍼층(120)이 형성되어 핀형 활성 영역(FAb)과 소스/드레인 영역(160) 사이의 격자 불일치를 완화시키고, 소스/드레인 영역(160)을 형성하는 과정에서, 소스/드레인 영역(160)의 결정성을 향상시킬 수 있다.
도 4a 및 도 4b는 각각 본 발명의 실시 예에 따른 반도체 소자의 주요 구성을 나타내는 단면도들이다. 도 4a 및 도 4b에 있어서, 도 1a 내지 도 3c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 4a를 참조하면, 반도체 소자(200-1)는 핀형 활성 영역(FA-1), 핀형 활성 영역(FA-1)의 상면 및 양 측벽을 덮도록 형성되는 게이트 절연막(130), 핀형 활성 영역(FA-1)의 상면 및 양 측벽 위에서 게이트 절연막(130)을 덮도록 형성되는 게이트 전극(140)을 포함한다. 핀형 활성 영역(FA-1)의 표면으로부터 차례로 형성된 게이트 절연막(130), 및 게이트 전극(140)을 포함하는 게이트 구조체(130, 140)의 양 측에는 절연 스페이서(144)가 형성될 수 있다. 핀형 활성 영역(FA-1)과 게이트 전극(140)이 교차하는 부분에서 트랜지스터(TR-1)가 형성될 수 있다.
핀형 활성 영역(FA-1) 중 게이트 전극(140)의 양 측 상에는 한 쌍의 소스/드레인 영역(160a)이 형성될 수 있다. 한 쌍의 소스/드레인 영역(160a)은 핀형 활성 영역(FA-1)으로부터 에피택셜 성장된 반도체층을 포함할 수 있다. 소스/드레인 영역(160a)은 하단부(162), 상단부(166) 및 하단부(162)와 상단부(166) 사이에 배치되는 스트레스 완화층(164a)을 포함할 수 있다.
도 4a에 보인 소스/드레인 영역(160a)의 스트레스 완화층(164a)은 상측을 향하여 오목한 표면을 가지는 형상을 가질 수 있다.
도 4b를 참조하면, 반도체 소자(200-2)는 핀형 활성 영역(FA-2), 핀형 활성 영역(FA-2)의 상면 및 양 측벽을 덮도록 형성되는 게이트 절연막(130), 핀형 활성 영역(FA-2)의 상면 및 양 측벽 위에서 게이트 절연막(130)을 덮도록 형성되는 게이트 전극(140)을 포함한다. 핀형 활성 영역(FA-2)의 표면으로부터 차례로 형성된 게이트 절연막(130), 및 게이트 전극(140)을 포함하는 게이트 구조체(130, 140)의 양 측에는 절연 스페이서(144)가 형성될 수 있다. 핀형 활성 영역(FA-2)과 게이트 전극(140)이 교차하는 부분에서 트랜지스터(TR-2)가 형성될 수 있다.
핀형 활성 영역(FA-2) 중 게이트 전극(140)의 양 측 상에는 한 쌍의 소스/드레인 영역(160b)이 형성될 수 있다. 한 쌍의 소스/드레인 영역(160a)은 핀형 활성 영역(FA-2)으로부터 에피택셜 성장된 반도체층을 포함할 수 있다. 소스/드레인 영역(160b)은 하단부(162), 상단부(166) 및 하단부(162)와 상단부(166) 사이에 배치되는 스트레스 완화층(164b)을 포함할 수 있다.
도 4b에 보인 소스/드레인 영역(160b)의 스트레스 완화층(164b)은 상측을 향하여 볼록한 표면을 가지는 형상을 가질 수 있다.
도 1a 내지 도 4b를 함께 참조하면, 소스/드레인 영역(160, 160a)은 핀형 활성 영역(FA, FAa, FAb, FA-1, FA-2)으로부터 에피택셜 성장되므로, 수직 방향(Z 방향)과 수평 방향(X 방향 및 Y 방향)으로 모두 성장할 수 있다. 소스/드레인 영역(160, 160a, 160b)의 수평 방향(X 방향 및 Y 방향)의 성장 속도보다 수직 방향(Z 방향)의 성장 속도가 빠른 경우, 소스/드레인 영역(160, 160a, 160b)은 오목한 상면을 가지며 성장하다가 평평한 상면을 가지게 되고, 이후에는 볼록한 상면을 가질 수 있다. 따라서 하단부(162)를 형성한 후 스트레스 완화층(164, 164a, 164b)을 형성하는 시점에 따라서, 스트레스 완화층(164, 164a, 164b)은 도 1a 내지 도 3b에 보인 스트레스 완화층(164)과 같은 평평한 표면을 가지는 형상을 가질 수도 있고, 도 4a에 보인 스트레스 완화층(164a)과 같이 상측을 향하여 오목한 표면을 가지는 형상을 가질 수도 있고, 도 4b에 보인 스트레스 완화층(164b)과 같이 상측을 향하여 볼록한 표면을 가지는 형상을 가질 수도 있다.
스트레스 완화층(164, 164a, 164b)을 형성하는 시점은, 소스/드레인 영역(160, 160a, 160b)에 누적되는 스트레스를 고려하여 결정할 수 있다.
도 5 내지 도 17은 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들로, 도 5 내지 도 17은 FinFET 구조를 가지는 트랜지스터를 포함하는 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 도 5 내지 도 17을 참조하여, 도 1a 내지 도 1c에 예시한 반도체 소자(200)의 예시적인 제조 방법을 설명한다. 구체적으로 도 5, 도 6, 도 7, 도 8a, 도 9a, 도 10a, 도 11a, 및 도 16a는 도 1a의 B-B' 선에 대응되는 위치의 단면도들이고, 도 8b, 도 9b, 도 10b, 도 11b, 도 12, 도 13, 도 14, 및 도 110, 도 11, 도 12, 도 13, 도 14, 도 15, 도 16b 및 도 17은 도 1a의 C-C' 선에 대응되는 위치의 단면도들이다. 도 5 내지 도 17에 있어서, 도 1a 내지 도 1c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 5를 참조하면, 기판(110)을 준비한 후, 기판(110) 상에 패드 산화막 패턴(312) 및 제1 마스크 패턴(314)을 형성한다.
패드 산화막 패턴(312) 및 제1 마스크 패턴(314)은 기판(110) 상에서 일 방향(Y 방향)을 따라 연장될 수 있다.
일부 실시예들에서, 패드산화막 패턴(312)은 기판(110)의 표면을 열산화시켜 얻어진 산화막으로 이루어질 수 있다. 제1 마스크 패턴(314)은 실리콘 질화막, 실리콘 산화질화막, SOG (spin on glass) 막, SOH (spin on hardmask) 막, 포토레지스트막, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
도 6을 참조하면, 제1 마스크 패턴(314)을 식각 마스크로 이용하여 기판(110)의 일부 영역을 식각하여, 기판(110)에 트렌치(TN)를 형성한다. 트렌치(TN)가 형성됨에 따라, 기판(110)으로부터 기판(110)의 주면에 수직인 방향(Z 방향)을 따라 상부로 돌출되고 일 방향(Y 방향)으로 연장되는 핀형 활성 영역(FA)이 얻어질 수 있다.
도 7을 참조하면, 핀형 활성 영역(FA)의 노출 표면을 덮도록 트렌치(TN)를 채우는 소자분리막(112)을 형성한다.
소자분리막(112)을 형성하기 위하여, PECVD (plasma enhanced chemical vapor deposition), HDP CVD (high density plasma CVD), ICP CVD (inductively coupled plasma CVD), CCP CVD (capacitor coupled plasma CVD), FCVD (flowable chemical vapor deposition), 및/또는 스핀 코팅 (spin coating) 공정 공정을 이용할 수 있으나, 상기 예시한 방법들에만 한정되는 것은 아니다.
소자분리막(112)이 형성된 후, 제1 마스크 패턴(314)이 노출되도록 상면을 평탄화할 수 있다. 이 때, 제1 마스크 패턴(314)의 일부가 소모되어 이들의 높이가 낮아질 수 있다.
도 8a 및 도 8b를 함께 참조하면, 예비 핀형 활성 영역(도 7의 PA)의 상면 및 상부 측벽들이 노출되도록, 마스크 패턴(도 7의 314) 및 패드 산화막 패턴(도 7의 312)을 제거하고, 소자분리막(112)의 일부를 제거하기 위한 리세스(recess) 공정을 수행한다. 그 결과, 소자분리막(112)의 상면의 높이가 낮아지고, 핀형 활성 영역(FA)이 얻어질 수 있다.
상기 리세스 공정을 수행하기 위하여, 건식 식각, 습식 식각, 또는 건식 및 습식을 조합한 식각 공정을 이용할 수 있다.
제1 마스크 패턴(314)이 실리콘 질화막으로 이루어진 경우, 제1 마스크 패턴(314)을 제거하기 위하여, 예를 들면 H3PO4를 사용하는 습식 식각 공정을 수행할 수 있다. 패드 산화막 패턴(312)을 제거하기 위하여, 예를 들면 DHF (diluted HF)를 사용하는 습식 식각 공정을 수행할 수 있다. 소자분리막(112)의 리세스 공정을 위하여, 에천트로서 NH4OH, TMAH (tetramethyl ammonium hydroxide), KOH (potassium hydroxide) 용액 등을 이용하는 습식 식각 공정, 또는 ICP (inductively coupled plasma), TCP (transformer coupled plasma), ECR (electron cyclotron resonance), RIE (reactive ion etch) 등과 같은 건식 식각 공정을 이용할 수 있다. 건식 식각에 의해 소자분리막(112)의 리세스 공정을 수행하는 경우, CF4 등과 같은 불소 함유 가스, Cl2와 같은 염소 함유 가스, HBr 등을 이용할 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
상기 리세스 공정을 수행하는 동안, 노출되는 핀형 활성 영역(FA) 각각의 상부가 플라즈마 등의 식각 분위기에 노출될 수 있으며, 상기 식각 분위기에 의해 핀형 활성 영역(FA)의 노출 표면이 손상되거나, 핀형 활성 영역(FA)의 노출 표면의 러프니스(roughness)가 열화될 수 있다. 따라서 일부 실시 예에서 이러한 핀형 활성 영역(FA)의 노출 표면의 러프니스를 개선시키기 위하여 습식 식각 공정을 수행하거나, 희생 산화막 형성 및 제거 공정이 수행될 수 있다. 소자분리막(112)의 일부를 제거하거나 핀형 활성 영역(FA)의 노출 표면의 러프니스를 개선시키는 과정에서 소자분리막(112)의 상면 상에 노출되는 핀형 활성 영역(FA)의 부분(도 1b의 CH)의 일 방향(X 방향)으로의 폭이 도 6에 보인 핀형 활성 영역(FA)에 비하여 좁아질 수 있다. 또한 핀형 활성 영역(FA)의 상단은 둥글게 라운드가 있는 형상을 가질 수 있다.
일부 실시예들에서, 핀형 활성 영역(FA)의 상부에 문턱 전압 조절용 불순물 이온 주입 공정이 수행될 수 있다. 상기 문턱 전압 조절용 불순물 이온 주입 공정시, NMOS 트랜지스터를 형성하는 경우에는 불순물로서 붕소(B) 이온을 주입하고, PMOS 트랜지스터를 형성하는 경우에는 불순물로서 인(P) 또는 비소(As)를 이온주입할 수 있다. 상기 문턱 전압 조절용 불순물 이온 주입 공정은 핀형 활성 영역(FA)의 노출 표면의 러프니스를 개선하기 위한 공정이 수행되기 전, 또는 핀형 활성 영역(FA)의 노출 표면의 러프니스를 개선하기 위한 공정이 수행된 후에 행해질 수 있다.
도 9a 및 도 9b를 함께 참조하면, 핀형 활성 영역(FA)이 형성된 기판(110) 상에 예비 더미 게이트 절연막(130P) 및 예비 더미 게이트 전극막(140P)을 형성한다. 더미 게이트 절연막(130D)은 예를 들면 실리콘 산화막으로 이루어지고, 더미 게이트 전극(140D)은 폴리실리콘으로 이루어질 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
예비 더미 게이트 절연막(130P)은 CVD 공정, ALD 공정 등을 통해 형성될 수 있다. 이와는 달리, 예비 더미 게이트 절연막(130P)은 기판(110) 상부에 대한 열산화 공정을 통해 형성될 수도 있으며, 이 경우에 예비 더미 게이트 절연막(130P)은 핀형 활성 영역(FA)의 상면에만 형성될 수 있다. 예비 더미 게이트 전극막(140P)은 CVD 공정, ALD 공정 등을 통해 형성될 수 있다.
도 10a 및 도 10b를 함께 참조하면, 예비 더미 게이트 전극막(140P)을 덮는 게이트 마스크층(322) 및 게이트 마스크층(322)의 일부분을 덮도록 일 방향(X 방향)으로 연장되는 제2 마스크 패턴(324)을 형성한다. 게이트 마스크층(322)은 예를 들면, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다. 제2 마스크 패턴(324)은 예를 들면, 실리콘 산화질화막, SOG (spin on glass) 막, SOH (spin on hardmask) 막, 포토레지스트막, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
도 11a 및 도 11b를 함께 참조하면, 제2 마스크 패턴(도 10a 및 도 10b의 324)을 식각 마스크로 사용하여 게이트 마스크층(도 10a 및 도 10b의 322)을 식각하고, 계속해서 식각된 게이트 마스크층(322)을 다시 식각 마스크로 이용하여 예비 더미 게이트 전극막(도 10a 및 도 10b의 140P) 및 예비 더미 게이트 절연막(도 10a 및 도 10b의 130P)을 식각하여, 더미 게이트 전극(140D) 및 더미 게이트 절연막(130D)을 형성한다.
게이트 마스크층(322)을 식각하는 과정 및/또는 더미 게이트 전극(140D) 및 더미 게이트 절연막(130D)을 형성하는 과정에서 제2 마스크 패턴(324)은 모두 소진되거나 일부 잔류할 수 있으나, 잔류되는 경우에도 이후 애싱(ashing) 공정 및/또는 스트립(stripping) 공정에 의해 제거될 수 있다.
더미 게이트 전극(140D) 및 더미 게이트 절연막(130D)을 형성하는 과정에서 게이트 마스크층(322)의 일부분은 소진되어 더미 게이트 전극(140D) 상에 나머지 일부분이 잔류할 수 있다.
도 12를 참조하면, 더미 게이트 절연막(130D) 및 더미 게이트 전극(140D)을 양측벽을 덮는 한쌍의 절연 스페이서(144)를 형성한다. 절연 스페이서(144)는 실리콘 질화막, 실리콘 산질화막, 탄소가 함유된 실리콘 산질화막 또는 이들의 복합막으로 이루어거나 그 내부에 에어갭 또는 저유전막을 가질 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
절연 스페이서(144)는 더미 게이트 전극(140D)이 형성된 기판(110) 상을 콘포멀(conformal)하게 덮는 예비 스페이서층을 형성한 후, 에치백(etchback) 공정 등을 수행하여 형성할 수 있다.
도 13을 참조하면, 절연 스페이서(144)가 형성된 더미 게이트 전극(140D)에 인접한 핀형 활성 영역(FA)의 상측 일부분을 제거하여 제1 리세스 공간(RC1)을 형성한다.
구체적으로, 절연 스페이서(144) 및 더미 게이트 전극(140D)을 식각 마스크로 사용하여 핀형 활성 영역(FA)의 상측 일부분을 제거하여 제1 리세스 공간(RC1)을 형성한다.
일부 실시 예에서, 제1 리세스 공간(RC1)을 형성하는 식각 공정은 절연 스페이서(144)를 형성하는 에치백 공정과 인-시튜(in-situ)로 수행될 수 있다.
도 14를 참조하면, 제1 리세스 공간(RC1)에 의하여 노출된 핀형 활성 영역(FA)의 표면 상에 하부 버퍼층(122) 및 상부 버퍼층(124)을 순차적으로 형성하여, 하부 버퍼층(122) 및 상부 버퍼층(124)으로 이루어지는 버퍼층(120)을 형성한다.
하부 버퍼층(122)은 비정질인 3-5족 화합물 반도체 물질 또는 비정질인 2-6족 화합물 반도체 물질로 이루어질 수 있다. 일부 실시 예에서 하부 버퍼층(122)은 후술할 소스/드레인 영역(도 15의 160)의 하단부(도 15의 162) 및 상단부(도 15의 166)와 동일한 원자로 구성되는 물질의 비정질층일 수 있다. 구체적으로, 하부 버퍼층(122)은 소스/드레인 영역(160)의 하단부(162) 및 상단부(166)와 동일한 3-5족 화합물 반도체 물질 또는 2-6족 화합물 반도체 물질의 비정질층일 수 있다. 예를 들면, 하부 버퍼층(122)은 GaSb, AlSb, InP와 같은 3-5족 화합물 반도체 물질의 비정질층 또는 CdSe, MgSe, ZnTe, MgTe, GdTe와 같은 2-6족 화합물 반도체 물질의 비정질층으로 이루어질 수 있다.
상부 버퍼층(124)은 3-5족 화합물 반도체 물질 또는 2-6족 화합물 반도체 물질로 이루어지되, 화합물 반도체 물질을 구성하는 원자 비율이 하측부터 상측까지 변화하는 그레이드층일 수 있다. 일부 실시 예에서 상부 버퍼층(122)은 후술할 소스/드레인 영역(160)의 하단부(162) 및 상단부(166)와 동일한 화합물 반도체 물질로 이루어질 수 있다. 상부 버퍼층(124)은 그 전체의 화학양론비는 맞으나, 미시적으로 그 하측부터 상측까지 상부 버퍼층(124)을 구성하는 원자의 비율이 변화하도록 형성할 수 있다. 예를 들면, 상부 버퍼층(124)을 구성하는 화합물 반도체 물질이 가지는 원자들, 예를 들면 서로 다른 족의 제1 원자 및 제2 원자 중, 상대적으로 원자 반지름(atomic radius)이 작은 원자인 제1 원자의 비율은 상부 버퍼층(124)의 하측부터 상측까지 감소하고, 상대적으로 원자 반지름이 큰 원자인 제2 원자의 비율은 상부 버퍼층(124)의 하측부터 상측까지 증가하도록 할 수 있다. 예를 들면, 상부 버퍼층(124)은 제1 원자와 제2 원자의 비율이 각각 90%:10%, 80%:20%, 70%:30%, 50%:50%, 30%:70%, 20%:80% 및 10%:90%인 다층막으로 이루어질 수 있으나, 이에 한정되지 않는다. 일부 실시 예에서, 상부 버퍼층(124)은 제1 원자와 제2 원자의 비율이 연속적으로 변화하도록 형성할 수 있다. 즉, 상부 버퍼층(124)은 제1 원자의 전구체와 제2 원자의 전구체의 공급되는 비율을 조절하여 형성할 수 있다.
도 15를 참조하면, 버퍼층(120) 상에 제1 리세스 공간(도 14의 RC1)을 채우는 한 쌍의 소스/드레인 영역(160)을 형성한다. 소스/드레인 영역(160)은 버퍼층(120), 특히 상부 버퍼층(124)의 표면을 시드로 사용하는 선택적 에피택셜 성장(Selective Epitaxial Growth: SEG) 공정을 수행하여 형성할 수 있다. 한 쌍의 소스/드레인 영역(160)은 핀형 활성 영역(FA)으로부터 에피택셜 성장된 반도체층을 포함할 수 있다. 소스/드레인 영역(160)은 제1 리세스 공간(RC1)보다 상측의 게이트 전극(140)의 양 측으로 돌출되도록 형성할 수 있다.
한 쌍의 소스/드레인 영역(160)은 핀형 활성 영역(FA)을 이루는 물질보다 큰 격자 상수를 가지는 물질로 이루어질 수 있다. 한 쌍의 소스/드레인 영역(160)은 서로 다른 족의 화합물 반도체 물질로 이루어질 수 있다. 예를 들면, 한 쌍의 소스/드레인 영역(160)은 3-5족 화합물 반도체 물질 또는 2-6족 화합물 반도체 물질로 이루어질 수 있다.
핀형 활성 영역(FA)과 소스/드레인 영역(160) 사이에는 버퍼층(120)이 형성되어 있으므로, 핀형 활성 영역(FA)과 소스/드레인 영역(160) 사이의 격자 불일치(lattice mismatch)는 완화될 수 있다.
소스/드레인 영역(160)은, 버퍼층(120) 상에 순차적으로 형성된 하단부(162), 스트레스 완화층(164) 및 상단부(166)를 포함할 수 있다.
일부 실시 예에서, 소스/드레인 영역(160)의 하단부(162) 및 상단부(166)는 한 쌍의 소스/드레인 영역(160)은 실리콘보다 격자 상수가 7.5% 이상 큰 격자 상수를 가지는 결정질인 3-5족 화합물 반도체 물질 또는 결정질인 2-6족 화합물 반도체 물질로 이루어질 수 있다. 예를 들면, 하단부(162) 및 상단부(166)는 GaSb, AlSb, InP와 같은 3-5족 화합물 반도체 물질 또는 CdSe, MgSe, ZnTe, MgTe, GdTe와 같은 2-6족 화합물 반도체 물질로 이루어질 수 있다. GaSb, AlSb, InP, CdSe, MgSe, ZnTe, MgTe, 및 CdTe은 각각 6.096Å, 6.136Å, 5.869Å 6.05Å, 5.873Å, 6.101Å, 6.417Å, 및 6.48Å를 격자 상수로 가질 수 있다.
스트레스 완화층(164)은 비정질인 3-5족 화합물 반도체 물질 또는 비정질인 2-6족 화합물 반도체 물질로 이루어질 수 있다. 일부 실시 예에서, 스트레스 완화층(164)은 하단부(162) 및 상단부(166)와 동일한 3-5족 화합물 반도체 물질 또는 2-6족 화합물 반도체 물질의 비정질층일 수 있다. 예를 들면, 스트레스 완화층(164)은 GaSb, AlSb, InP와 같은 3-5족 화합물 반도체 물질의 비정질층 또는 CdSe, MgSe, ZnTe, MgTe, GdTe와 같은 2-6족 화합물 반도체 물질의 비정질층으로 이루어질 수 있다.
일부 실시 예에서, 스트레스 완화층(164)은 4족 반도체 물질과 3-5족 화합물 반도체 물질의 초격자(superlattice) 또는 4족 반도체 물질과 2-6족 화합물 반도체 물질의 초격자로 이루어질 수 있다. 예를 들면, 스트레스 완화층(164)은 4족 반도체 물질과 3-5족 화합물 반도체 물질 또는 4족 반도체 물질과 2-6족 화합물 반도체 물질이 수십층 이상 반복적으로 적층된 초격자로 이루어질 수 있다. 일부 실시 예에서, 스트레스 완화층(164)을 구성하는 초격자의 4족 반도체 물질은 핀형 활성 영역(FA)과 동일한 물질일 수 있다. 일부 실시 예에서, 스트레스 완화층(164)을 구성하는 초격자의 3-5족 화합물 반도체 물질 또는 2-6족 화합물 반도체 물질은 하단부(162) 및 상단부(166)와 동일한 물질일 수 있다. 예를 들면, 스트레스 완화층(164)은 Si, Ge, SiGe와 같은 4족 반도체 물질과 GaSb, AlSb, InP와 같은 3-5족 화합물 반도체 물질의 초격자이거나, Si, Ge, SiGe와 같은 4족 반도체 물질과 CdSe, MgSe, ZnTe, MgTe, GdTe와 같은 2-6족 화합물 반도체 물질의 초격자일 수 있다.
소스/드레인 영역(160)의 격자 상수가 핀형 활성 영역(FA)보다 큰 경우, 소스/드레인 영역(160)을 형성하는 과정에서 격자 상수 차이에 의한 스트레스가 소스/드레인 영역(160) 내에 누적되어 소스/드레인 영역(160)에 크랙 또는 결정 결함이 발생할 수 있다. 그러나, 본 발명에 따른 소스/드레인 영역(160)은 하단부(162)와 상단부(166) 사이에 스트레스 완화층(164)이 배치되어, 소스/드레인 영역(160)에 크랙 또는 결정 결함이 발생하는 것을 방지할 수 있다.
소스/드레인 영역(160)은 수직 및 수평 방향으로 성장하여, 제1 리세스 영역(RC1)을 채울 뿐만 아니라 상면이 절연 스페이서(144)의 일부와 접촉할 수도 있다. 이때, 소스/드레인 영역(160)은 일 방향(X 방향)으로의 단면이 5각형 혹은 6각형에 유사한 형상을 가질 수 있다.
또한, 소스/드레인 영역(160)을 형성하는 대신에, 도 4a에 보인 소스/드레인 영역(160a) 또는 도 4b에 보인 소스/드레인 영역(160b)을 형성할 수도 있다.
도 16a 및 도 16b를 함께 참조하면, 절연 스페이서(144)를 중심으로 더미 게이트 전극(도 15의 140D)의 반대측에서 절연 스페이서(144)를 덮는 층간 절연막(170)을 형성한다. 층간 절연막(170)은 소스/드레인 영역(160) 및 절연 스페이서(144)를 덮는 예비 층간 절연막을 형성한 후, 더미 게이트 전극(140D)의 상면이 노출될 때까지 상기 예비 층간 절연막을 평탄화 공정을 수행하여 형성할 수 있다. 일부 실시 예에서, 상기 예비 층간 절연막은 토즈(Tonen SilaZene: TOSZ)와 같은 실리콘 산화물을 포함하도록 형성할 수 있다. 상기 평탄화 공정은 CMP 공정 및/또는 에치백 공정에 의해 수행될 수 있다.
일부 실시 예에서, 층간 절연막(170)을 형성하기 위한 평탄화 공정에 의하여, 절연 스페이서(144)의 상측 일부분 및 더미 게이트 전극(140D)의 상측 일부분도 함께 제거될 수 있다.
이후, 노출된 더미 게이트 전극(140D) 및 그 하부의 더미 게이트 절연막(도 15130D)을 제거하여, 절연 스페이서(144)의 내측벽 및 핀형 활성 영역(FA)의 상면을 노출시키는 제2 리세스 공간(RC2)을 형성한다.
도 17을 참조하면, 노출된 핀형 활성 영역(FA)의 상면 상에 인터페이스막(132)을 형성한다. 인터페이스막(132)은 비유전율이 약 9 이하인 저유전 물질, 예를 들면, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 갈륨 산화물, 또는 게르마늄 산화물로 이루어질 수 있으나, 이에 한정되지는 않는다. 인터페이스막(132)은 기판(110)을 이루는 물질의 산화물, 질화물 또는 산질화물일 수 있다. 인터페이스막(132)을 예를 들면, 약 5 ∼ 20 Å의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다. 인터페이스막(132)은 열산화, ALD(atomic layer deposition), CVD(chemical vapor deposition), 또는 PVD(physical vapor deposition) 공정에 의해 형성될 수 있다.
일부 실시 예에서, 인터페이스막(132)은 열산화 공정에 의하여 노출된 핀형 활성 영역(FA)의 상면 상에만 형성될 수 있으나, 이에 한정되지 않는다. 예를 들면, 인터페이스막(132)을 열산화, ALD(atomic layer deposition), CVD(chemical vapor deposition), 또는 PVD(physical vapor deposition) 공정에 의해 형성하는 경우, 인터페이스막(132)은 노출된 핀형 활성 영역(FA)의 상면, 절연 스페이서(144)의 내측벽 및 층간 절연막(170)의 상면 상에 함께 형성될 수 있다.
인터페이스막(132)을 형성한 후, 인터페이스막(132) 상면, 절연 스페이서(144)의 내측벽 및 층간 절연막(170)의 상면 상을 콘포멀하게 덮는 고유전물질막(134P)을 형성한다. 고유전물질막(134P)은 비유전율이 인터페이스막(132)보다 큰 약 10 내지 25인 고유전 물질로 이루어질 수 있다. 고유전물질막(134P)은 예를 들면, 실리콘 산화막 및 실리콘 질화막보다 비유전율이 더 큰 물질로 이루어질 수 있다. 고유전물질막(134P)은 하프늄 산화물(hafnium oxide), 하프늄 산질화물(hafnium oxynitride), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 에르븀 산화물(erbium oxide), 디스프로슘 산화물(dysprosium oxide), 가돌리늄 산화물(gadolinium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 및 납 아연 니오브산염(lead zinc niobate), 및 이들의 조합 중에서 선택되는 물질로 이루어질 수 있으나, 고유전물질막(134P)을 구성하는 물질이 상기 예시된 바에 한정되는 것은 아니다.
고유전물질막(134P)은 ALD(atomic layer deposition), CVD(chemical vapor deposition), 또는 PVD(physical vapor deposition) 공정에 의해 형성될 수 있다. 고유전물질막(134P)은 예를 들면, 약 10 ∼ 40 Å의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다.
이후, 고유전물질막(124P)을 덮으며, 제2 리세스 공간(RC2)을 채우는 게이트 전극 물질층(140P)을 형성한다. 게이트 전극 물질층(140P)은 예를 들면, Ti, Ta, Al, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, Pd, 중에서 선택되는 적어도 하나의 금속, 적어도 하나의 금속을 포함하는 금속 질화물, 탄소가 도핑된 금속 또는 탄소가 도핑된 금속 질화물과 같은 금속 화합물로 이루어질 수 있다.
게이트 전극 물질층(140P)은 단일막으로 이루어질 수도 있으나, 복수의 막이 구성하는 다층막일 수도 있다. 게이트 전극 물질층(140P)은 예를 들면, 일함수 조절용 금속 함유층과, 상기 일함수 조절용 금속 함유층의 상부에 형성된 공간을 채우는 갭필용 금속 함유층을 포함할 수 있다.
일부 실시예들에서, 게이트 전극 물질층(140P)은 금속 질화물층, 금속층, 도전성 캡핑층, 및 갭필 (gap-fill) 금속막이 차례로 적층된 구조를 가질 수 있다. 상기 금속 질화물층 및 금속층은 각각 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택되는 적어도 하나의 금속 원자를 포함할 수 있다. 상기 금속 질화물층 및 금속층은 각각 ALD, MOALD (metal organic ALD), 또는 MOCVD (metal organic CVD) 공정에 의해 형성될 수 있다. 상기 도전성 캡핑층은 상기 금속층의 표면이 산화되는 것을 방지하는 보호막 역할을 할 수 있다. 또한, 상기 도전성 캡핑층은 상기 금속층 위에 다른 도전층이 증착될 때 증착을 용이하게 하기 위한 접착층 (wetting layer) 역할을 할 수 있다. 상기 도전성 캡핑층은 금속 질화물, 예를 들면 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 갭필 금속막은 상기 도전성 캡핑층 위에 연장될 수 있다. 상기 갭필 금속막은 W 막으로 이루어질 수 있다. 상기 갭필 금속막은 ALD, CVD, 또는 PVD 공정에 의해 형성될 수 있다. 상기 갭필 금속막은 상기 도전성 캡핑층의 상면에서의 영역간 단차부에 의해 형성되는 리세스 공간을 보이드 (void) 없이 매립할 수 있다. 일부 실시예들에서, 게이트 전극 물질층(140P)은 TiAlC/TiN/W의 적층 구조 또는 TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있다. 상기 적층 구조들에서, TiAlC 층 또는 TiN 층이 일함수 조절용 금속 함유층의 역할을 할 수 있다.
이후, 층간 절연층(170)이 노출될 때까지, 게이트 전극 물질층(140P) 및 고유전물질막(124P)의 일부분을 제거하는 평탄화 공정을 수행하여, 도 1a 내지 도 1c에서 보인 게이트 전극(140) 및 게이트 절연막(130)을 형성한다. 게이트 절연막(130)은 인터페이스막(132) 및 고유전물질막(124P) 중 제2 리세스(RC2) 내의 부분일 수 있다. 게이트 전극(140)은 게이트 전극 물질층(140P) 중 제2 리세스(RC2) 내의 부분일 수 있다.
일부 실시 예에서, 게이트 절연막(130)을 먼저 형성한 후, 상기 갭필 금속막 및/또는 상기 도전성 캡핑층을 형성하여 게이트 전극(140)을 형성할 수 있다. 이 경우, 게이트 절연막(130)은 절연 스페이서(144)의 내측벽의 상측 부분 상에는 형성되지 않을 수 있다. 구체적으로, 게이트 전극 물질층(140P) 및 고유전물질막(134P)의 일부분을 제거하되, 잔류하는 게이트 전극 물질층(140P) 및 고유전물질막(124P)의 일부분들이 제2 리세스(RC2)의 하측 일부분만을 채우도록 한 후, 제2 리세스(RC2)의 나머지 공간을 상기 갭필 금속막 및/또는 상기 도전성 캡핑층으로 채워서 게이트 전극(140)을 형성할 수 있다. 이 경우, 잔류하는 게이트 전극 물질층(140P)의 일부분은 상기 금속 질화물층 및 상기 금속층이거나, 상기 금속 질화물층, 상기 금속층 및 상기 도전성 캡핑층일 수 있다.
도 18 내지 도 21은 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들로, 도 18 내지 도 21은 FinFET 구조를 가지는 트랜지스터를 포함하는 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 도 18 내지 도 21을 참조하여, 도 2a 내지 도 2c에 예시한 반도체 소자(200a)의 예시적인 제조 방법을 설명한다. 구체적으로 도 18 내지 도 21은 도 2a의 B-B' 선에 대응되는 위치의 단면도들이다. 도 18 내지 도 21에 있어서, 도 2a 내지 도 2c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 18을 참조하면, 기판 베이스(110-1)를 준비한 후, 기판 베이스(110-1) 상에 예비 소자분리막(112P)을 형성한다. 기판 베이스(110-1)는 도 1a 내지 도 17에서 설명한 기판(110)과 동일한 구성일 수 있는 바, 자세한 설명은 생략한다. 일부 실시 예에서, 기판 베이스(110-1)는 실리콘으로 이루어질 수 있다. 예비 소자분리막(112P)은 도 7에서 설명한 소자분리막(112)과 동일한 방법으로 형성할 수 있는 바, 자세한 설명은 생략한다.
도 19를 참조하면, 예비 소자분리막(도 18의 112P)의 일부 영역을 식각하여, 기판 베이스(110-1)의 일부분을 노출시키는 트렌치(TNa)를 가지는 소자분리막(112)을 형성한다.
도 20을 참조하면, 소자분리막(112)의 트렌치(TNa)의 저면에 노출되는 기판 베이스(110-1) 상에 활성 버퍼층(114) 및 핀부(110-2)를 순차적으로 형성하여, 기판 베이스(110-1), 활성 버퍼층(114) 및 핀부(110-2)를 포함하는 기판(110a)을 형성한다. 핀부(110-2)는 트렌치(TNa)를 채우도록 형성할 수 있다. 일부 실시 예에서, 핀부(110-2)는 저머늄(Ge)으로 이루어질 수 있다. 핀부(110-2)는 핀형 활성 영역(FAa)을 구성할 수 있다. 핀부(110-2)는 기판 베이스(110-1) 및 활성 버퍼층(114)의 표면을 시드로 사용하는 선택적 에피택셜 성장 공정을 수행하여 형성할 수 있다.
기판 베이스(110-1)는 제1 반도체 물질로 이루어지고, 핀부(110-2)는 제2 반도체 물질로 이루어질 수 있다. 상기 제2 반도체 물질은 상기 제1 반도체 물질보다 전자 이동도가 큰 값을 가질 수 있다. 기판 베이스(110-1) 및 핀부(110-2)는 4족 반도체 물질로 이루어질 수 있다. 일부 실시 예에서, 상기 제1 반도체 물질은 실리콘(Si)이고, 상기 제2 반도체 물질은 저머늄(Ge)일 수 있다.
활성 버퍼층(114)은 기판 베이스(110-1)와 핀부(110-2) 사이의 격자 불일치를 완화시킬 수 있다.
활성 버퍼층(114)은 기판 베이스(110-1) 상에 형성되는 하부 활성 버퍼층(114a) 및 하부 활성 버퍼층(114a) 상에 형성되는 상부 활성 버퍼층(114b)을 포함할 수 있다.
하부 활성 버퍼층(114a)은 비정질인 4족 반도체 물질로 이루어질 수 있다. 일부 실시 예에서 하부 활성 버퍼층(114a)은 기판 베이스(110-1)와 동일한 원자로 구성되는 물질의 비정질층으로 형성할 수 있다. 구체적으로, 하부 활성 버퍼층(114a)은 기판 베이스(110-1)와 동일한 4족 반도체 물질의 비정질층으로 형성할 수 있다. 예를 들면, 하부 활성 버퍼층(114a)은 실리콘과 같은 4족 반도체물질의 비정질층일 수 있다.
상부 활성 버퍼층(114b)은 기판 베이스(110-1)를 구성하는 원자와 핀부(110-2)를 구성하는 원자의 화합물 반도체 물질로 이루어지도록 형성할 수 있다. 상부 활성 버퍼층(114b)은 4족 화합물 반도체 물질로 이루어지되, 화합물 반도체 물질을 구성하는 원자 비율이 하측부터 상측까지 변화하는 그레이드층으로 형성할 수 있다. 상부 활성 버퍼층(114b)은 그 전체의 화학양론비는 맞으나, 미시적으로 그 하측부터 상측까지 상부 활성 버퍼층(114b)을 구성하는 원자의 비율이 변화하도록 형성할 수 있다. 예를 들면, 상부 활성 버퍼층(114b)을 구성하는 화합물 반도체 물질이 가지는 원자들, 예를 들면 서로 다른 족의 제1 원자 및 제2 원자 중, 상대적으로 원자 반지름이 작은 원자인 제1 원자의 비율은 상부 활성 버퍼층(114b)의 하측부터 상측까지 감소하고, 상대적으로 원자 반지름이 큰 원자인 제2 원자의 비율은 상부 활성 버퍼층(114b)의 하측부터 상측까지 증가하도록 하여, 상부 활성 버퍼층(114b)을 형성할 수 있다. 일부 실시 예에서 상기 제1 원자는 실리콘 원자이고, 상기 제2 원자는 저머늄 원자일 수 있다. 예를 들면, 상부 버퍼층(124)은 제1 원자와 제2 원자의 비율이 각각 90%:10%, 80%:20%, 70%:30%, 50%:50%, 30%:70%, 20%:80% 및 10%:90%인 다층막으로 형성할 수 있으나, 이에 한정되지 않는다. 일부 실시 예에서, 상부 활성 버퍼층(114b)은 제1 원자와 제2 원자의 비율이 연속적으로 변화하도록 형성할 수 있다.
도 21을 참조하면, 소자분리막(112)의 일부를 제거하기 위한 리세스 공정을 수행한다. 그 결과, 소자분리막(112)의 상면의 높이가 낮아지고, 핀형 활성 영역(FAa)이 얻어질 수 있다.
상기 리세스 공정을 수행하기 위하여, 건식 식각, 습식 식각, 또는 건식 및 습식을 조합한 식각 공정을 이용할 수 있다.
상기 리세스 공정을 수행하는 동안, 노출되는 핀형 활성 영역(FAa) 각각의 상부가 플라즈마 등의 식각 분위기에 노출될 수 있으며, 상기 식각 분위기에 의해 핀형 활성 영역(FAa)의 노출 표면이 손상되거나, 핀형 활성 영역(FAa)의 노출 표면의 러프니스(roughness)가 열화될 수 있다. 따라서 일부 실시 예에서 이러한 핀형 활성 영역(FAa)의 노출 표면의 러프니스를 개선시키기 위하여 습식 식각 공정을 수행하거나, 희생 산화막 형성 및 제거 공정이 수행될 수 있다. 소자분리막(112)의 일부를 제거하거나 핀형 활성 영역(FA)의 노출 표면의 러프니스를 개선시키는 과정에서 소자분리막(112)의 상면 상에 노출되는 핀형 활성 영역(FAa)의 부분(도 2b의 CHa)의 일 방향(X 방향)으로의 폭이 도 20에 보인 핀형 활성 영역(FAa)에 비하여 좁아질 수 있다. 또한 핀형 활성 영역(FAa)의 상단은 둥글게 라운드가 있는 형상을 가질 수 있다.
일부 실시예들에서, 핀형 활성 영역(FA)의 상부에 문턱 전압 조절용 불순물 이온 주입 공정이 수행될 수 있다. 상기 문턱 전압 조절용 불순물 이온 주입 공정시, NMOS 트랜지스터를 형성하는 경우에는 불순물로서 붕소(B) 이온을 주입하고, PMOS 트랜지스터를 형성하는 경우에는 불순물로서 인(P) 또는 비소(As)를 이온주입할 수 있다. 상기 문턱 전압 조절용 불순물 이온 주입 공정은 핀형 활성 영역(FA)의 노출 표면의 러프니스를 개선하기 위한 공정이 수행되기 전, 또는 핀형 활성 영역(FA)의 노출 표면의 러프니스를 개선하기 위한 공정이 수행된 후에 행해질 수 있다.
이후, 도 9a 내지 도 17을 통하여 설명한 반도체 소자의 제조 방법을 수행하여, 도 2a 내지 도 2c에 보인 반도체 소자(200a)를 형성할 수 있다.
도 22 내지 도 25는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들로, 도 22 내지 도 25는 FinFET 구조를 가지는 트랜지스터를 포함하는 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 도 22 내지 도 25를 참조하여, 도 3a 내지 도 3c에 예시한 반도체 소자(200b)의 예시적인 제조 방법을 설명한다. 구체적으로 도 22 내지 도 25는 도 3a의 B-B' 선에 대응되는 위치의 단면도들이다. 도 22 내지 도 25에 있어서, 도 3a 내지 도 3c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 22를 참조하면, 하부 기판 베이스(110-3)을 준비한다. 하부 기판 베이스(110-3)는 도 1a 내지 도 17에서 설명한 기판(110)과 동일한 구성일 수 있는 바, 자세한 설명은 생략한다. 일부 실시 예에서, 하부 기판 베이스(110-3)는 실리콘으로 이루어질 수 있다.
도 23을 참조하면, 하부 기판 베이스(110-3) 상에 기판 버퍼층(115) 및 상부 기판 베이스(110-4)를 순차적으로 형성하여, 하부 기판 베이스(110-3), 기판 버퍼층(115) 및 상부 기판 베이스(110-4)를 포함하는 기판(110b)을 형성한다. 일부 실시 예에서, 상부 기판 베이스(110-4)는 저머늄(Ge)으로 이루어질 수 있다. 상부 기판 베이스(110-4)는 하부 기판 베이스(110-3) 및 기판 버퍼층(115)의 표면을 시드로 사용하는 선택적 에피택셜 성장 공정을 수행하여 형성할 수 있다.
하부 기판 베이스(110-3)는 제1 반도체 물질로 이루어지고, 상부 기판 베이스(110-4)는 제2 반도체 물질로 이루어질 수 있다. 상기 제2 반도체 물질은 상기 제1 반도체 물질보다 전자 이동도가 큰 값을 가질 수 있다. 하부 기판 베이스(110-3) 및 상부 기판 베이스(110-4)는 4족 반도체 물질로 이루어질 수 있다. 일부 실시 예에서, 상기 제1 반도체 물질은 실리콘(Si)이고, 상기 제2 반도체 물질은 저머늄(Ge)일 수 있다.
기판 버퍼층(115)은 하부 기판 베이스(110-3)와 상부 기판 베이스(110-4) 사이의 격자 불일치를 완화시킬 수 있다.
기판 버퍼층(115)은 하부 기판 베이스(110-3) 상에 형성되는 하부 기판 버퍼층(115a) 및 하부 기판 버퍼층(115a) 상에 형성되는 상부 기판 버퍼층(115b)을 포함할 수 있다.
하부 기판 버퍼층(115a)은 비정질인 4족 반도체 물질로 이루어질 수 있다. 일부 실시 예에서 하부 기판 버퍼층(115a)은 하부 기판 베이스(110-3)와 동일한 원자로 구성되는 물질의 비정질층으로 형성할 수 있다. 구체적으로, 하부 기판 버퍼층(115a)은 하부 기판 베이스(110-3)와 동일한 4족 반도체 물질의 비정질층으로 형성할 수 있다. 예를 들면, 하부 기판 버퍼층(115a)은 실리콘과 같은 4족 반도체물질의 비정질층일 수 있다.
상부 기판 버퍼층(115b)은 하부 기판 베이스(110-3)를 구성하는 원자와 상부 기판 베이스(110-4)를 구성하는 원자의 화합물 반도체 물질로 이루어지도록 형성할 수 있다. 상부 기판 버퍼층(115b)은 4족 화합물 반도체 물질로 이루어지되, 화합물 반도체 물질을 구성하는 원자 비율이 하측부터 상측까지 변화하는 그레이드층으로 형성할 수 있다. 상부 기판 버퍼층(115b)은 그 전체의 화학양론비는 맞으나, 미시적으로 그 하측부터 상측까지 상부 기판 버퍼층(115b)을 구성하는 원자의 비율이 변화하도록 형성할 수 있다. 예를 들면, 상부 기판 버퍼층(115b)을 구성하는 화합물 반도체 물질이 가지는 원자들, 예를 들면 서로 다른 족의 제1 원자 및 제2 원자 중, 상대적으로 원자 반지름이 작은 원자인 제1 원자의 비율은 상부 기판 버퍼층(115b)의 하측부터 상측까지 감소하고, 상대적으로 원자 반지름이 큰 원자인 제2 원자의 비율은 상부 기판 버퍼층(115b)의 하측부터 상측까지 증가하도록 하여, 상부 기판 버퍼층(115b)을 형성할 수 있다. 일부 실시 예에서 상기 제1 원자는 실리콘 원자이고, 상기 제2 원자는 저머늄 원자일 수 있다. 예를 들면, 상부 기판 버퍼층(115b)은 제1 원자와 제2 원자의 비율이 각각 90%:10%, 80%:20%, 70%:30%, 50%:50%, 30%:70%, 20%:80% 및 10%:90%인 다층막으로 형성할 수 있으나, 이에 한정되지 않는다. 일부 실시 예에서, 상부 기판 버퍼층(115b)은 제1 원자와 제2 원자의 비율이 연속적으로 변화하도록 형성할 수 있다.
도 24를 참조하면, 기판(110a) 상에 패드 산화막 패턴(312) 및 제1 마스크 패턴(314)을 형성한다.
패드 산화막 패턴(312) 및 제1 마스크 패턴(314)은 기판(110) 상에서 일 방향(Y 방향)을 따라 연장될 수 있다.
일부 실시예들에서, 패드산화막 패턴(312)은 기판(110)의 표면을 열산화시켜 얻어진 산화막으로 이루어질 수 있다. 제1 마스크 패턴(314)은 실리콘 질화막, 실리콘 산화질화막, SOG (spin on glass) 막, SOH (spin on hardmask) 막, 포토레지스트막, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
도 25를 참조하면, 제1 마스크 패턴(314)을 식각 마스크로 이용하여 기판(110b)의 일부 영역을 식각하여, 기판(110b)에 트렌치(TNb)를 형성한다. 트렌치(TNb)가 형성됨에 따라, 기판(110b)으로부터 기판(110b)의 주면에 수직인 방향(Z 방향)을 따라 상부로 돌출되고 일 방향(Y 방향)으로 연장되는 핀형 활성 영역(FAb)이 얻어질 수 있다. 트렌치(TNb)는 기판(110b) 중 상부 기판 베이스(110-4)에 형성될 수 있다. 예를 들면, 트렌치(TNb)의 저면에는 상부 기판 베이스(110-4)가 노출되고, 기판 버퍼층(115) 및 하부 기판 베이스(110-3)은 노출되지 않을 수 있다.
이후, 도 7 내지 도 17을 통하여 설명한 반도체 소자의 제조 방법을 수행하여, 도 3a 내지 도 3c에 보인 반도체 소자(200b)를 형성할 수 있다.
도 26은 본 발명의 실시 예에 따른 반도체 소자의 주요 구성을 나타내는 단면도이다.
도 26을 참조하면, 반도체 소자(500)는 제1 영역(RP) 및 제2 영역(RN)을 가지는 기판(110), 및 제1 영역(RP) 및 제2 영역(RN)에 각각 형성된 제1 트랜지스터(TR-P) 및 제2 트랜지스터(TR-N)를 포함한다.
일부 실시 예에서, 제1 트랜지스터(TR-P)는 PMOS 트랜지스터일 수 있고, 제2 트랜지스터(TR-N)는 NMOS 트랜지스터일 수 있다.
제1 트랜지스터(TR-P)는, 도 1a 내지 도 1c에서 설명한 트랜지스터(TR)와 게이트 전극(140) 대신에 제1 게이트 전극(140-P)이 사용된 점을 제외하고는 동일한 바, 자세한 설명은 생략하도록 한다. 일부 실시 예에서, 제1 게이트 전극(140-P)은 도 1a 내지 도 1c에서 설명한 게이트 전극(140)과 동일한 구성일 수 있다.
제2 영역(RN)에 형성된 제2 트랜지스터(TR-N)는 기판(110)으로부터 기판(110)의 주면에 수직인 방향 (Z 방향)으로 돌출된 핀형 활성 영역(FA), 핀형 활성 영역(FA)의 상면 및 양 측벽을 덮는 게이트 절연막(130), 핀형 활성 영역(FA)의 상면 및 양 측벽 위에서 게이트 절연막(130)을 덮는 제2 게이트 전극(140-N), 핀형 활성 영역(FA) 중 제2 게이트 전극(140-N)의 양 측 상에는 형성된 한 쌍의 소스/드레인 영역(168)으로 구성될 수 있다.
이후에서는 제1 영역(RP)에 형성된 소스/드레인 영역(160)을 제1 소스/드레인 영역(160), 제2 영역(RN)에 형성된 소스/드레인 영역(168)을 제2 소스/드레인 영역(168)이라 호칭한다.
제2 영역(RN)에 형성되어, 제2 트랜지스터(TR-N)를 구성하는 한쌍의 제2 소스/드레인 영역(168)은 4족 반도체 물질로 이루어질 수 있다. 한쌍의 제2 소스/드레인 영역(168)은 핀형 활성 영역(FA)으로부터 에피택셜 성장된 반도체층을 포함할 수 있다. 한쌍의 제2 소스/드레인 영역(168)은 에피택셜 성장된 Si 층, 또는 에피택셜 성장된 SiC 층으로 이루어질 수 있다.
반도체 소자(500)는 제1 트랜지스터(TR-P)를 구성하는 제1 소스/드레인 영역(160)은 서로 다른 족의 화합물 반도체 물질로 형성하고, 제2 트랜지스터(TR-N)를 구성하는 제2 소스/드레인 영역(168)은 4족 반도체 물질로 형성할 수 있다. 따라서, 제1 트랜지스터(TR-P)가 PMOS 트랜지스터이고, 제2 트랜지스터(TR-N)가 NMOS 트랜지스터인 경우, PMOS 트랜지스터인 제1 트랜지스터(TR-P)에서 홀의 이동도를 증가시킬 수 있어, 제1 트랜지스터(TR-P)와 제2 트랜지스터(TR-N)로 구성되는 CMOS 반도체 소자의 동작 속도를 향상시킬 수 있다.
별도로 도시하지 않았으나, 제1 영역(RP)에서 기판(110) 대신에 도 2a 내지 도 2b에서 보인 기판(110a), 또는 도 3a 내지 도 3b에서 보인 기판(110b)을 형성하여, 제1 영역(RP)에 제1 트랜지스터(TR-P) 대신에 도 2a 내지 도 2c에서 설명한 트랜지스터(TRa) 및/또는 도 3a 내지 도 3c에서 설명한 트랜지스터(TRb)를 적용하는 것 또한 가능하다.
도 27은 본 발명의 실시 예에 따른 전자 시스템의 블록 다이어그램이다.
도 27을 참조하면, 전자 시스템(1000)은 콘트롤러(1010), 입출력 장치 (I/O)(1020), 메모리(1030), 및 인터페이스(1040)를 포함하며, 이들은 각각 버스(1050)를 통해 상호 연결되어 있다.
콘트롤러(1010)는 마이크로프로세서 (microprocessor), 디지탈 신호 프로세서, 또는 이들과 유사한 처리 장치 중 적어도 하나를 포함할 수 있다. 입출력 장치(1020)는 키패드 (keypad), 키보드 (keyboard), 또는 디스플레이 (display) 중 적어도 하나를 포함할 수 있다. 메모리(1030)는 콘트롤러(1010)에 의해 실행된 명령을 저장하는 데 사용될 수 있다. 예를 들면, 메모리(1030)는 유저 데이타 (user data)를 저장하는 데 사용될 수 있다.
전자 시스템(1000)은 무선 통신 장치, 또는 무선 환경 하에서 정보를 전송 및/또는 수신할 수 있는 장치를 구성할 수 있다. 전자 시스템(1000)에서 무선 커뮤니케이션 네트워크를 통해 데이타를 전송/수신하기 위하여 인터페이스(1040)는 무선 인터페이스로 구성될 수 있다. 인터페이스(1040)는 안테나 및/또는 무선 트랜시버 (wireless transceiver)를 포함할 수 있다. 일부 실시예에서, 전자 시스템(1000)은 제3 세대 통신 시스템, 예를 들면, CDMA(code division multiple access), GSM (global system for mobile communications), NADC (north American digital cellular), E-TDMA (extended-time division multiple access), 및/또는 WCDMA (wide band code division multiple access)와 같은 제3 세대 통신 시스템의 통신 인터페이스 프로토콜에 사용될 수 있다. 전자 시스템(1000)은 도 1a 내지 도 26에서 설명한 반도체 소자 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 제조 방법으로 제조된 반도체 소자들 중 적어도 하나를 포함한다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
110, 110a, 110b: 기판, 114 : 활성 버퍼층, 114a 하부 활성 버퍼층, 114b : 상부 활성 버퍼층, 115 : 기판 버퍼층, 115a : 하부 기판 버퍼층, 115b : 상부 기판 버퍼층, 120 : 버퍼층, 122 : 하부 버퍼층, 124 : 상부 버퍼층, 130: 게이트 절연막, 132: 인터페이스막, 134: 고유전막, 140 : 게이트 전극, 144 : 절연 스페이서, 200, 200a, 200b, 500 : 반도체 소자

Claims (10)

  1. 돌출된 핀형 활성 영역을 가지며 4족 반도체 물질로 이루어지는 기판;
    상기 핀형 활성 영역의 상면 및 양 측벽을 덮는 게이트 절연막;
    상기 핀형 활성 영역의 상기 상면 및 상기 양 측벽 위에서 상기 게이트 절연막을 덮는 게이트 전극;
    상기 게이트 전극의 양 측벽 상에 형성되는 한쌍의 절연 스페이서;
    상기 게이트 전극의 양 측의 상기 핀형 활성 영역 상에 형성되며 서로 다른 족의 원자들을 포함하는 화합물 반도체 물질로 이루어지는 한쌍의 소스/드레인 영역; 및
    비정질이며 3-5족 화합물 반도체 물질 또는 2-6족 화합물 반도체 물질로 이루어지고, 상기 핀형 활성 영역과 상기 소스/드레인 영역의 사이에 개재되는 하부 버퍼층;을 포함하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 하부 버퍼층과 상기 소스/드레인 영역 사이에 개재되고, 서로 다른 족의 제1 원자 및 제2 원자를 포함하는 화합물 반도체 물질로 이루어지는 상부 버퍼층을 더 포함하되,
    상기 제2 원자의 원자 반지름은, 상기 제1 원자보다 원자 반지름보다 크고,
    상기 제2 원자에 대한 상기 제1 원자의 비율은 상기 상부 버퍼층의 하측부터 상측까지 감소하는 것을 특징으로 하는 반도체 소자.
  3. 제1 항에 있어서,
    상기 한쌍의 소스/드레인 영역은 각각, 결정질인 하단부, 결정질인 상단부, 및 상기 하단부와 상기 상단부 사이에 배치되는 스트레스 완화층을 포함하되,
    상기 스트레스 완화층은, 비정질이며 서로 다른 족의 원자들을 포함하는 화합물 반도체 물질로 이루어지는 것을 특징으로 하는 반도체 소자.
  4. 제1 항에 있어서,
    상기 한쌍의 소스/드레인 영역은 각각, 결정질인 하단부, 결정질인 상단부, 및 상기 하단부와 상기 상단부 사이에 배치되는 스트레스 완화층을 포함하되,
    상기 스트레스 완화층은, 4족 반도체 물질과 서로 다른 족의 원자들을 포함하는 화합물 반도체 물질의 초격자로 이루어지는 것을 특징으로 하는 반도체 소자.
  5. 제1 항에 있어서,
    상기 기판은,
    제1 반도체 물질로 이루어지는 기판 베이스;
    상기 기판 베이스 상에 형성되며 상기 제1 반도체 물질보다 전자 이동도가 큰 제2 반도체 물질로 이루어지는 상기 핀형 활성 영역;
    상기 기판 베이스 및 상기 핀형 활성 영역의 사이에 비정질이며 상기 제1 반도체 물질로 이루어지는 하부 활성 버퍼층; 및
    상기 하부 활성 버퍼층과 상기 핀형 활성 영역의 사이에 개재되고, 상기 제1 반도체 물질을 이루는 원자와 상기 제2 반도체 물질을 이루는 원자를 포함하는 화합물 반도체 물질로 이루어지는 상부 활성 버퍼층;을 더 포함하되,
    상기 제2 반도체 물질을 이루는 원자에 대한 상기 제1 반도체 물질을 이루는 원자의 비율은 상기 상부 활성 버퍼층의 하측부터 상측까지 감소하는 것을 특징으로 하는 반도체 소자.
  6. 제1 항에 있어서,
    상기 기판은, 제1 반도체 물질로 이루어지는 하부 기판 베이스, 및 상기 하부 기판 베이스 상에 형성되며 상기 제1 반도체 물질보다 전자 이동도가 큰 제2 반도체 물질로 이루어지며 상기 핀형 활성 영역을 가지는 상부 기판 베이스를 포함하는 것을 특징으로 하는 반도체 소자.
  7. 제6 항에 있어서,
    상기 하부 기판 베이스 및 상기 상부 기판 베이스의 사이에 개재되고, 비정질이며 상기 제1 반도체 물질로 이루어지는 하부 기판 버퍼층; 및
    상기 하부 기판 버퍼층과 상기 상부 기판 베이스의 사이에 개재되고, 상기 제1 반도체 물질을 이루는 원자와 상기 제2 반도체 물질을 이루는 원자를 포함하는 화합물 반도체 물질로 이루어지는 상부 기판 버퍼층;을 더 포함하되,
    상기 제2 반도체 물질을 이루는 원자에 대한 상기 제1 반도체 물질을 이루는 원자의 비율은, 상기 상부 기판 버퍼층의 하측부터 상측까지 감소하는 것을 특징으로 하는 반도체 소자.
  8. 4족 반도체 물질로 이루어지며, 각각에 돌출된 핀형 활성 영역을 가지는 제1 영역 및 제2 영역을 포함하는 기판;
    상기 제1 영역 및 상기 제2 영역 각각에서, 상기 핀형 활성 영역의 상면 및 양 측벽을 덮는 게이트 절연막;
    상기 제1 영역 및 상기 제2 영역 각각에서, 상기 핀형 활성 영역의 상기 상면 및 상기 양 측벽 위에서 상기 게이트 절연막을 덮는 게이트 전극;
    상기 게이트 절연막 및 상기 게이트 전극의 양 측벽 상에 형성되는 한쌍의 절연 스페이서;
    제1 영역에서 상기 게이트 전극의 양 측의 상기 기판 상에 형성되며, 상기 핀형 활성 영역을 이루는 4족 반도체 물질보다 큰 격자 상수를 가지는 3-5족 화합물 반도체 물질 또는 2-6족 화합물 반도체 물질로 이루어지는 한쌍의 제1 소스/드레인 영역;
    제2 영역에서 상기 게이트 전극의 양 측의 상기 기판 상에 형성되며, 4족 반도체 물질로 이루어지는 한쌍의 제2 소스/드레인 영역; 및
    상기 핀형 활성 영역과 상기 제1 소스/드레인 영역의 사이에 배치되며, 하부 버퍼층, 및 상기 하부 버퍼층 상에 형성되는 상부 버퍼층으로 이루어지는 버퍼층을 포함하며,
    상기 하부 버퍼층은 비정질인 3-5족 화합물 반도체 물질 또는 2-6족 화합물 반도체 물질로 이루어지고, 상기 상부 버퍼층은 서로 다른 족의 제1 원자 및 상기 제1 원자보다 원자 반지름이 큰 제2 원자의 화합물 반도체 물질로 이루어지되, 상기 제2 원자에 대한 상기 제1 원자의 비율은 상기 상부 버퍼층의 하측부터 상측까지 감소하는 반도체 소자.
  9. 제8 항에 있어서,
    상기 제1 소스/드레인 영역은 결정질인 하단부, 결정질인 상단부, 및 상기 하단부와 상기 상단부 사이에 배치되는 스트레스 완화층을 포함하며,
    상기 스트레스 완화층은, 비정질인 3-5족 화합물 반도체 물질, 2-6족 화합물 반도체 물질, 3-5족 화합물 반도체 물질과 4족 반도체 물질의 초격자, 또는 2-6족 화합물 반도체 물질과 4족 반도체 물질의 초격자 중 어느 하나로 이루어지는 것을 특징으로 하는 반도체 소자.
  10. 제9 항에 있어서,
    상기 제1 소스/드레인 영역의 하단부는, 상기 제1 원자 및 상기 제2 원자의 원자 비율이 일정한 화합물 반도체 물질로 이루어지고,
    상기 하부 버퍼층은, 상기 제1 원자 및 상기 제2 원자를 포함하는 화합물 반도체 물질의 비정질층인 것을 특징으로 하는 반도체 소자.
KR1020160008037A 2016-01-22 2016-01-22 반도체 소자 KR102532202B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020160008037A KR102532202B1 (ko) 2016-01-22 2016-01-22 반도체 소자
US15/404,697 US10361309B2 (en) 2016-01-22 2017-01-12 Semiconductor device having a fin-shaped active region and a gate electrode
US16/416,725 US11038062B2 (en) 2016-01-22 2019-05-20 Semiconductor device with a fin-shaped active region and a gate electrode
US17/315,818 US12015086B2 (en) 2016-01-22 2021-05-10 Semiconductor device with a fin-shaped active region and a gate electrode
US18/660,809 US20240290888A1 (en) 2016-01-22 2024-05-10 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160008037A KR102532202B1 (ko) 2016-01-22 2016-01-22 반도체 소자

Publications (2)

Publication Number Publication Date
KR20170088115A KR20170088115A (ko) 2017-08-01
KR102532202B1 true KR102532202B1 (ko) 2023-05-12

Family

ID=59359550

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160008037A KR102532202B1 (ko) 2016-01-22 2016-01-22 반도체 소자

Country Status (2)

Country Link
US (4) US10361309B2 (ko)
KR (1) KR102532202B1 (ko)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10658362B2 (en) 2017-11-27 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor component and fabricating method thereof
US10879106B2 (en) 2018-02-21 2020-12-29 Texas Instruments Incorporated Apparatus with overlapping deep trench and shallow trench and method of fabricating the same with low defect density
US11695081B2 (en) * 2018-06-29 2023-07-04 Intel Corporation Channel layer formation for III-V metal-oxide-semiconductor field effect transistors (MOSFETs)
KR102582670B1 (ko) 2018-07-13 2023-09-25 삼성전자주식회사 반도체 장치
US10840337B2 (en) 2018-11-16 2020-11-17 Atomera Incorporated Method for making a FINFET having reduced contact resistance
US10854717B2 (en) * 2018-11-16 2020-12-01 Atomera Incorporated Method for making a FINFET including source and drain dopant diffusion blocking superlattices to reduce contact resistance
US10580867B1 (en) 2018-11-16 2020-03-03 Atomera Incorporated FINFET including source and drain regions with dopant diffusion blocking superlattice layers to reduce contact resistance
US10847618B2 (en) 2018-11-16 2020-11-24 Atomera Incorporated Semiconductor device including body contact dopant diffusion blocking superlattice having reduced contact resistance
US10593761B1 (en) 2018-11-16 2020-03-17 Atomera Incorporated Method for making a semiconductor device having reduced contact resistance
US10580866B1 (en) 2018-11-16 2020-03-03 Atomera Incorporated Semiconductor device including source/drain dopant diffusion blocking superlattices to reduce contact resistance
US10818755B2 (en) 2018-11-16 2020-10-27 Atomera Incorporated Method for making semiconductor device including source/drain dopant diffusion blocking superlattices to reduce contact resistance
US10840336B2 (en) 2018-11-16 2020-11-17 Atomera Incorporated Semiconductor device with metal-semiconductor contacts including oxygen insertion layer to constrain dopants and related methods
EP3871270A1 (en) * 2018-11-16 2021-09-01 Atomera Incorporated Finfet including source and drain regions with dopant diffusion blocking superlattice layers to reduce contact resistance and associated methods
US10840335B2 (en) 2018-11-16 2020-11-17 Atomera Incorporated Method for making semiconductor device including body contact dopant diffusion blocking superlattice to reduce contact resistance
US11257928B2 (en) * 2018-11-27 2022-02-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method for epitaxial growth and device
US11189728B2 (en) 2019-09-05 2021-11-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US11417764B2 (en) * 2020-01-29 2022-08-16 Taiwan Semiconductor Manufacturing Co., Ltd. Interface profile control in epitaxial structures for semiconductor devices
KR20210134445A (ko) 2020-04-29 2021-11-10 삼성전자주식회사 반도체 소자
KR20220082482A (ko) * 2020-12-10 2022-06-17 삼성전자주식회사 반도체 장치
US20240321981A1 (en) * 2023-03-24 2024-09-26 Atomera Incorporated Nanostructure transistors with source/drain trench contact liners

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050093082A1 (en) 2003-10-31 2005-05-05 Yong-Hoon Son Fin field effect transistors having capping insulation layers and methods for forming the same

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100560818B1 (ko) * 2004-06-02 2006-03-13 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8017487B2 (en) 2006-04-05 2011-09-13 Globalfoundries Singapore Pte. Ltd. Method to control source/drain stressor profiles for stress engineering
WO2009012536A1 (en) 2007-07-20 2009-01-29 Interuniversitair Microelektronica Centrum Damascene contacts on iii-v cmos devices
US7674669B2 (en) 2007-09-07 2010-03-09 Micron Technology, Inc. FIN field effect transistor
JP2009081177A (ja) 2007-09-25 2009-04-16 Nec Electronics Corp 電界効果トランジスタ、半導体チップ及び半導体装置
US7834456B2 (en) 2009-01-20 2010-11-16 Raytheon Company Electrical contacts for CMOS devices and III-V devices formed on a silicon substrate
US8816391B2 (en) * 2009-04-01 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain engineering of devices with high-mobility channels
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8901537B2 (en) 2010-12-21 2014-12-02 Intel Corporation Transistors with high concentration of boron doped germanium
US8643108B2 (en) 2011-08-19 2014-02-04 Altera Corporation Buffered finFET device
WO2013154574A1 (en) 2012-04-13 2013-10-17 Intel Corporation Conversion of strain-inducing buffer to electrical insulator
EP2701198A3 (en) 2012-08-24 2017-06-28 Imec Device with strained layer for quantum well confinement and method for manufacturing thereof
US9209288B2 (en) 2012-12-21 2015-12-08 Intel Corporation Reduced scale resonant tunneling field effect transistor
KR102038486B1 (ko) 2013-04-09 2019-10-30 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9293534B2 (en) 2014-03-21 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of dislocations in source and drain regions of FinFET devices
KR102073967B1 (ko) * 2013-07-30 2020-03-02 삼성전자주식회사 전계 효과 트랜지스터를 포함하는 반도체 소자
US9099559B2 (en) 2013-09-16 2015-08-04 Stmicroelectronics, Inc. Method to induce strain in finFET channels from an adjacent region
CN104465657B (zh) 2013-09-22 2017-10-20 中芯国际集成电路制造(上海)有限公司 互补tfet 及其制造方法
US9064865B2 (en) * 2013-10-11 2015-06-23 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanisms for forming gate dielectric layer
US9570609B2 (en) * 2013-11-01 2017-02-14 Samsung Electronics Co., Ltd. Crystalline multiple-nanosheet strained channel FETs and methods of fabricating the same
KR102130056B1 (ko) * 2013-11-15 2020-07-03 삼성전자주식회사 핀 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법
US9324717B2 (en) 2013-12-28 2016-04-26 Texas Instruments Incorporated High mobility transistors
US9496262B2 (en) 2013-12-28 2016-11-15 Texas Instruments Incorporated High mobility transistors
US9054189B1 (en) * 2014-01-06 2015-06-09 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same
US9196710B2 (en) 2014-02-11 2015-11-24 GlobalFoundries, Inc. Integrated circuits with relaxed silicon / germanium fins
KR102190477B1 (ko) 2014-04-25 2020-12-14 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102257423B1 (ko) * 2015-01-23 2021-05-31 삼성전자주식회사 반도체 기판 및 이를 포함하는 반도체 장치
US9425259B1 (en) * 2015-07-17 2016-08-23 Samsung Electronics Co., Ltd. Semiconductor device having a fin
US9634084B1 (en) * 2016-02-10 2017-04-25 Globalfoundries Inc. Conformal buffer layer in source and drain regions of fin-type transistors

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050093082A1 (en) 2003-10-31 2005-05-05 Yong-Hoon Son Fin field effect transistors having capping insulation layers and methods for forming the same

Also Published As

Publication number Publication date
US12015086B2 (en) 2024-06-18
US10361309B2 (en) 2019-07-23
US11038062B2 (en) 2021-06-15
US20210265503A1 (en) 2021-08-26
US20190273159A1 (en) 2019-09-05
US20170213913A1 (en) 2017-07-27
US20240290888A1 (en) 2024-08-29
KR20170088115A (ko) 2017-08-01

Similar Documents

Publication Publication Date Title
KR102532202B1 (ko) 반도체 소자
KR102551349B1 (ko) 반도체 소자 및 그 제조 방법
US10164116B2 (en) FETs and methods for forming the same
TWI637430B (zh) 半導體裝置的形成方法
KR102443695B1 (ko) 반도체 소자의 제조 방법
KR102612342B1 (ko) 반도체 디바이스용 층간 유전체 구조물 내의 라이너 구조물
US11004725B2 (en) Method of forming a FinFET device with gaps in the source/drain region
TWI729539B (zh) 半導體裝置及其形成方法
KR20190062131A (ko) 반도체 구조물 커팅 프로세스 및 그로 인하여 형성된 구조물
US20220123126A1 (en) Semiconductor Device and Method
KR102527383B1 (ko) 핀형 활성 영역을 가지는 반도체 소자
US12009406B2 (en) FinFET device and method
US20190355823A1 (en) Non-conformal oxide liner and manufacturing methods thereof
US20220352371A1 (en) Semiconductor Device and Method
KR20200049614A (ko) 채널들로서의 스태킹된 반도체층들을 갖는 트랜지스터들
KR20220160469A (ko) 반도체 디바이스 상의 유전체층 및 그 형성방법
US11515403B2 (en) Semiconductor device and method
US12068398B2 (en) Fin field-effect transistor with void and method of forming the same
US11664444B2 (en) Fin field-effect transistor with void and method of forming the same
US20230369134A1 (en) Semiconductor device and manufacturing method thereof
US20230040843A1 (en) Nanostructure field-effect transistor device and method of forming

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant