KR102551349B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

전기적인 불량을 방지하여, 신뢰성이 향상된 반도체 소자 및 그 제조 방법을 제공한다. 본 발명에 따른 반도체 소자는 돌출된 핀형 활성 영역을 가지는 기판, 핀형 활성 영역의 상면 및 양 측벽을 덮는 게이트 절연막, 핀형 활성 영역의 상면 및 양 측벽 위에서 게이트 절연막을 덮는 게이트 전극, 게이트 전극의 양 측벽 상에 형성되는 한쌍의 절연 스페이서, 및 게이트 전극의 양 측의 기판 상에 형성되는 한쌍의 소스/드레인 영역을 포함하며, 한쌍의 절연 스페이서는 절연 스페이서의 상부에서 게이트 전극을 향해 돌출되는 돌출부를 가진다.

Description

반도체 소자 및 그 제조 방법{Semiconductor devices and method of manufacturing the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 에피텍셜 성장된 반도체층으로 이루어지는 소스/드레인 영역을 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
전자 기술의 발달로 인해, 반도체 소자는 빠른 동작 속도가 요구되고 있다. 최근 반도체 소자의 빠른 동작 속도를 위한 다운-스케일링(down-scaling)이 급속도로 진행되고 있으며. 반도체 소자의 디자인 룰(design rule)이 급격하게 감소됨에 따라 제조 과정에서 전기적인 불량이 증가하고 있다.
본 발명의 기술적 과제는 전기적인 불량을 방지하여, 신뢰성이 향상된 반도체 소자 및 그 제조 방법을 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 소자를 제공한다. 본 발명에 따른 반도체 소자는, 돌출된 핀형 활성 영역을 가지는 기판, 상기 핀형 활성 영역의 상면 및 양 측벽을 덮는 게이트 절연막, 상기 핀형 활성 영역의 상기 상면 및 상기 양 측벽 위에서 상기 게이트 절연막을 덮는 게이트 전극, 상기 게이트 전극의 양 측벽 상에 형성되는 한쌍의 절연 스페이서, 및 상기 게이트 전극의 양 측의 상기 기판 상에 형성되는 한쌍의 소스/드레인 영역을 포함하며, 상기 한쌍의 절연 스페이서는 상기 절연 스페이서의 상부에서 상기 게이트 전극을 향해 돌출되는 돌출부를 가진다.
상기 한쌍의 절연 스페이서 각각이 가지는 돌출부는, 서로 마주볼 수 있다.
상기 돌출부는 상기 절연 스페이서의 최상단보다 상기 기판을 향하여 낮은 부분에 형성될 수 있다.
상기 한쌍의 절연 스페이서 사이에 한정되는 공간은, 상기 한쌍의 절연 스페이서 하단 사이에서 제1 폭을 가지고, 상기 한쌍의 절연 스페이서 각각의 돌출부 사이에서 상기 제1 폭보다 작은 제2 폭을 가지고, 상기 한쌍의 절연 스페이서 최상단 사이에서 상기 제1 폭보다 작고 상기 제2 폭보다 큰 제3 폭을 가질 수 있다.
상기 돌출부는 상기 절연 스페이서의 최상단에 형성될 수 있다.
상기 한쌍의 절연 스페이서 사이에 한정되는 공간은, 상기 한쌍의 절연 스페이서 하단 사이에서 제1 폭을 가지고, 상기 한쌍의 절연 스페이서 최상단 사이에서 상기 제1 폭보다 작은 제2 폭을 가질 수 있다.
상기 절연 스페이서의 폭은, 상기 절연 스페이서 중 상기 돌출부의 하측보다 상기 돌출부에서 큰 값을 가질 수 있다.
상기 절연 스페이서의 폭은, 상기 절연 스페이서 중 상기 돌출부보다 상기 절연 스페이서 중 상기 돌출부의 상측에서 작은 값을 가질 수 있다.
상기 한쌍의 소스/드레인 영역은, 상기 핀형 활성 영역으로부터 에피택셜 성장된 반도체층일 수 있다.
상기 절연 스페이서의 상기 돌출부에 대응하는 상기 게이트 전극의 측벽에 덴트(dent)를 가질 수 있다.
본 발명에 따른 반도체 소자는, 제1 영역 및 제2 영역을 가지는 기판, 상기 제1 영역 및 상기 제2 영역에 걸쳐서 형성되는 게이트 전극 및 상기 게이트 전극의 양 측벽 상에 형성되는 한쌍의 절연 스페이서, 상기 제1 영역 및 상기 제2 영역 중 적어도 하나의 영역에서 상기 게이트 전극의 양 측의 상기 기판 상에 형성되는 한쌍의 소스/드레인 영역을 포함하며, 상기 제1 영역 및 상기 제2 영역 중 적어도 하나의 영역에 형성되는 상기 한쌍의 절연 스페이서 각각의 상기 게이트 전극을 향하는 측벽의 상부는 서로 마주보는 만곡부를 가진다.
상기 기판은 상기 제1 영역 및 상기 제2 영역 각각에 돌출된 핀형 활성 영역을 가지며, 상기 한쌍의 소스/드레인 영역은 상기 제1 영역 및 상기 제2 영역 각각에서 상기 게이트 전극의 양 측의 상기 핀형 활성 영역 상에 형성될 수 있다.
상기 제1 영역 및 상기 제2 영역에 각각 형성되는 상기 한쌍의 절연 스페이서의 상기 게이트 전극을 향하는 측벽의 상부는 모두 상기 만곡부를 가지며, 상기 제1 영역에 형성되는 상기 한쌍의 절연 스페이서 각각의 상기 게이트 전극을 향하는 측벽의 상부가 가지는 만곡부와 상기 제2 영역에 형성되는 상기 한쌍의 절연 스페이서 각각의 상기 게이트 전극을 향하는 측벽의 상부가 가지는 만곡부는 상기 기판의 주면에 대하여 서로 다른 레벨을 가질 수 있다.
상기 제1 영역에 형성되는 상기 한쌍의 절연 스페이서 각각의 상기 게이트 전극을 향하는 측벽의 상부는 만곡부를 가지고, 상기 제2 영역에 형성되는 상기 한쌍의 절연 스페이서 각각의 상기 게이트 전극을 향하는 측벽은 상기 기판의 주면에 수직인 방향을 따라서 전체 수직 길이에 걸쳐 연장되는 평면을 이룰 수 있다.
상기 기판은, 상기 제2 영역에 돌출된 핀형 활성 영역을 가지며, 상기 한쌍의 소스/드레인 영역은 상기 제2 영역에서 상기 게이트 전극의 양 측의 상기 핀형 활성 영역 상에 형성되고, 상기 제1 영역 및 상기 제2 영역에 상기 기판 상에 형성되어 상기 핀형 활성 영역의 하부 측벽을 덮는 소자분리막을 더 포함하며, 상기 게이트 전극은 상기 제1 영역에서 상기 소자 분리막 상에 형성될 수 있다.
상기 제1 영역에 형성되는 상기 한쌍의 절연 스페이서 각각의 상기 게이트 전극을 향하는 측벽의 상부가 가지는 만곡부와 상기 제2 영역에 형성되는 상기 한쌍의 절연 스페이서 각각의 상기 게이트 전극을 향하는 측벽의 상부가 가지는 만곡부는 상기 기판의 주면에 대하여 서로 다른 레벨을 가질 수 있다.
상기 제1 영역에 형성되는 상기 한쌍의 절연 스페이서 각각의 상기 게이트 전극을 향하는 측벽의 상부는 만곡부를 가지고, 상기 제2 영역에 형성되는 상기 한쌍의 절연 스페이서 각각의 상기 게이트 전극을 향하는 측벽은 상기 기판의 주면에 수직인 방향을 따라서 전체 수직 길이에 걸쳐 연장되는 평면을 이룰 수 있다.
상기 한쌍의 소스/드레인 영역은 상기 핀형 활성 영역으로부터 에피택셜 성장된 반도체층일 수 있다.
상기 만곡부에 대응하는 상기 게이트 전극의 부분의 폭은, 상기 만곡부의 하측에 대응하는 상기 게이트 전극의 부분의 폭보다 작은 값을 가질 수 있다.
상기 절연 스페이서는, 상기 만곡부에서 상기 게이트 전극을 향해 돌출되는 돌출부를 가지며, 상기 절연 스페이서의 폭은 상기 돌출부의 하측보다 상기 돌출부가 큰 값을 가질 수 있다.
또한 상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 소자의 제조 방법을 제공한다. 본 발명에 따른 반도체 소자의 제조 방법은, 핀형 활성 영역을 가지는 기판 상에 예비 더미 게이트 절연막 및 예비 더미 게이트 전극막을 순차적으로 형성하는 단계, 이온 주입 공정을 통하여, 상기 예비 더미 게이트 전극막에 이온을 주입하여, 상기 예비 더미 게이트 전극막의 상부에 이온 주입 영역을 형성하는 단계, 상기 예비 더미 게이트 전극막 상에 형성되는 게이트 마스크층을 식각 마스크로 상기 이온 주입 영역이 형성된 상기 예비 더미 게이트 전극막 및 상기 예비 더미 게이트 절연막을 식각하여 더미 게이트 전극 및 더미 게이트 절연막을 형성하는 단계 및 상기 더미 게이트 전극 및 상기 더미 게이트 절연막의 측벽 상에 절연 스페이서를 형성하는 단계를 포함하되, 상기 더미 게이트 전극을 형성하는 단계는 상기 더미 게이트 전극의 상기 이온 주입 영역에 덴트부가 형성된다.
상기 예비 더미 게이트 전극막 및 상기 예비 더미 게이트 절연막을 식각하여 상기 더미 게이트 전극 및 상기 더미 게이트 절연막을 형성한 후, 상기 더미 게이트 전극 상에 상기 게이트 마스크층의 일부분이 잔류 마스크층으로 잔류할 수 있다.
상기 잔류 마스크층의 하면의 폭은, 상기 더미 게이트 전극의 상면의 폭보다 큰 값을 가질 수 있다.
상기 더미 게이트 전극의 상면의 폭은, 상기 덴트부가 형성된 상기 더미 게이트 전극의 부분의 폭보다 큰 값을 가지고, 상기 더미 게이트 전극의 상기 덴트부보다 하부의 폭보다 작은 값을 가질 수 있다.
상기 절연 스페이서를 형성하는 단계는, 상기 더미 게이트 전극의 상면 및 측면이 상기 잔류 마스크층 및 상기 절연 스페이서에 의하여 모두 덮이도록 할 수 있다.
상기 더미 게이트 전극이 노출되도록 상기 잔류 마스크층을 제거하는 단계, 노출된 상기 더미 게이트 전극 및 그 하부의 더미 게이트 절연막을 제거하여, 상기 핀형 활성 영역의 상면의 일부를 노출시켜 상기 절연 스페이서의 내측벽 및 노출된 상기 핀형 활성의 상면에 의하여 한정되는 리세스 공간을 형성하는 단계 및 상기 절연 스페이서의 내측벽 및 노출된 상기 핀형 활성의 상면을 덮는 게이트 절연막 및 상기 게이트 절연막 상에 상기 리세스 공간을 채우는 게이트 전극을 형성하는 단계를 더 포함할 수 있다.
상기 절연 스페이서는 상기 덴트부에 대응하는 위치에 상기 더미 게이트 전극을 향하는 돌출부를 가질 수 있다.
상기 절연 스페이서의 폭은, 상기 절연 스페이서 중 상기 돌출부의 하측보다 상기 돌출부에서 큰 값을 가질 수 있다.
상기 절연 스페이서는, 상기 더미 게이트 전극의 양 측벽 상에 한쌍이 형성되며, 상기 한쌍의 절연 스페이서 각각이 가지는 돌출부는 서로 마주볼 수 있다.
상기 한쌍의 절연 스페이서 사이에 한정되는 공간은, 상기 한쌍의 절연 스페이서 하단 사이에서 제1 폭을 가지고, 상기 한쌍의 절연 스페이서 각각의 돌출부 사이에서 상기 제1 폭보다 작은 제2 폭을 가지고, 상기 한쌍의 절연 스페이서 최상단 사이에서 상기 제1 폭보다 작고 상기 제2 폭보다 큰 제3 폭을 가질 수 있다.
상기 이온 주입 영역을 형성하는 단계는, 상기 예비 더미 게이트 전극막을 이루는 물질보다 원자량이 큰 원소의 이온을 상기 예비 더미 게이트 전극막에 주입할 수 있다.
상기 이온 주입 영역을 형성하는 단계는, Ga, In, Ti, As 및 Sb 중 적어도 하나의 원소의 이온을 상기 예비 더미 게이트 전극막에 주입할 수 있다.
상기 절연 스페이서를 형성하는 단계 후에, 상기 핀형 활성 영역의 표면을 시드로 사용하는 선택적 에피택시얼 성장(SEG) 공정을 수행하여, 상기 핀형 활성 영역 상에 소스/드레인 영역을 형성하는 단계를 더 포함할 수 있다.
본 발명에 따른 반도체 소자 및 그 제조 방법은, 더미 게이트 전극의 양 측벽에 형성되는 절연 스페이서가 돌출부를 가지므로, 더미 게이트 전극이, 그 상면을 덮는 잔류 마스크층 및 그 측벽을 덮는 절연 스페이서에 의하여 노출되지 않을 수 있다. 따라서 소스/드레인 영역을 선택적 에피택시얼 성장(SEG) 공정을 수행하여 형성하는 과정에서 더미 게이트 전극로부터 에피택셜층이 형성되는 것을 방지할 수 있다. 따라서 에피택셜층이 불필요하게 형성되어 인접하는 게이트 전극이 서로 전기적으로 쇼트되는 전기적인 불량을 방지할 수 있는 반도체 소자의 제조 방법 및 이를 통하여 신뢰성이 향상된 반도체 소자를 제공할 수 있다.
도 1a 내지 도 1c는 본 발명의 실시 예에 따른 반도체 소자의 주요 구성을 나타내는 사시도 및 단면도들이다.
도 2 내지 도 15b는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 16a 및 도 16b는 본 발명의 실시 예에 따른 반도체 소자의 주요 구성을 나타내는 사시도 및 단면도이다.
도 17은 본 발명의 실시 예에 따른 반도체 소자의 주요 구성을 나타내는 단면도이다.
도 18은 본 발명의 실시 예에 따른 반도체 소자의 주요 구성을 나타내는 단면도이다.
도 19는 본 발명의 실시 예에 따른 반도체 소자의 주요 구성을 나타내는 단면도이다.
도 20은 본 발명의 실시 예에 따른 반도체 소자의 주요 구성을 나타내는 단면도이다.
도 21은 본 발명의 실시 예에 따른 반도체 소자의 주요 구성을 나타내는 단면도이다.
도 22는 본 발명의 실시 예에 따른 반도체 소자의 주요 구성을 나타내는 단면도이다.
도 23은 본 발명의 실시 예에 따른 전자 시스템의 블록 다이어그램이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시 예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기를 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "접촉하여" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에"와 "직접 ~사이에" 등도 마찬가지로 해석될 수 있다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다. 여기에 사용되는 모든 용어 "및/또는"은 언급된 구성 요소들의 각각 및 하나 이상의 모든 조합을 포함한다.
본 발명의 실시 예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다.
도 1a 내지 도 1c는 본 발명의 실시 예에 따른 반도체 소자의 주요 구성을 나타내는 사시도 및 단면도들이다. 도 1a는 FinFET 구조를 가지는 트랜지스터를 포함하는 반도체 소자의 주요 구성들의 사시도이고, 도 2b는 도 1a의 B-B' 선 단면도이고, 도 1c는 도 1a의 C-C' 선 단면도이다.
도 1a 내지 도 1c를 함께 참조하면, 반도체 소자(200)는 기판(110)으로부터 기판(110)의 주면에 수직인 방향 (Z 방향)으로 돌출된 핀형 활성 영역(FA)을 포함한다.
기판(110)은 반도체 물질을 포함할 수 있다. 기판(110)은 III-V 족 물질 및 IV 족 물질 중 적어도 하나로 이루어질 수 있다. 기판(110)은 예를 들면, 실리콘(Si, silicon)을 포함할 수 있다. 또는 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiGe(silicon germanium), SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide), 및 InP(indium phosphide)와 같은 화합물 반도체 물질을 포함할 수 있다. 상기 III-V 족 물질은 적어도 하나의 III 족 원소와 적어도 하나의 V족 원소를 포함하는 2 원계, 3 원계, 또는 4 원계 화합물일 수 있다. 상기 III-V 족 물질은 III 족 원소로서 In, Ga 및 Al 중 적어도 하나의 원소와, V 족 원소로서 As, P 및 Sb 중 적어도 하나의 원소를 포함하는 화합물일 수 있다. 예를 들면, 상기 III-V 족 물질은 InP, InzGa1-zAs (0 ≤ z ≤ 1), 및 AlzGa1-zAs (0 ≤ z ≤ 1)로부터 선택될 수 있다. 상기 2 원계 화합물은, 예를 들면 InP, GaAs, InAs, InSb 및 GaSb 중 어느 하나일 수 있다. 상기 3 원계 화합물은 InGaP, InGaAs, AlInAs, InGaSb, GaAsSb 및 GaAsP 중 어느 하나일 수 있다. 상기 IV 족 물질은 Si 또는 Ge일 수 있다. 그러나 본 발명의 실시 예에 의한 반도체 소자에서 사용 가능한 III-V 족 물질 및 IV 족 물질이 상기 예시한 바에 한정되는 것은 아니다. 상기 III-V 족 물질과 Ge과 같은 IV 족 물질은 저전력, 고속 트랜지스터를 만들 수 있는 채널 재료로 이용될 수 있다. Si 기판에 비해 전자의 이동도가 높은 III-V 족 물질, 예를 들면 GaAs로 이루어지는 반도체 기판과, Si 기판에 비해 정공의 이동도가 높은 반도체 물질, 예를 들면 Ge로 이루어지는 반도체 기판을 이용하여 고성능 CMOS를 형성할 수 있다. 일부 실시예들에서, 기판(110) 상에 MMOS 트랜지스터를 형성하는 경우, 기판(110)은 위에서 예시한 III-V 족 물질들 중 어느 하나로 이루어질 수 있다. 다른 일부 실시예들에서, 기판(110) 상에 PMOS 트랜지스터를 형성하는 경우, 상기 기판(110)의 적어도 일부는 Ge로 이루어질 수 있다. 일부 실시 예에서, 기판(110)은 SOI(silicon on insulator) 구조 또는 GOI(germanium on insulator) 구조를 가질 수 있다. 예를 들면, 기판(110)은 BOX 층(buried oxide layer)을 포함할 수 있다. 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well)을 포함할 수 있다. 기판(110)은 STI(shallow trench isolation), DTI(deep trench isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다.
핀형 활성 영역(FA)은 일 방향 (도 1a 내지 도 1c에서 Y 방향)을 따라 연장될 수 있다. 기판(110) 상에는 핀형 활성 영역(FA)의 하부 측벽을 덮는 소자분리막(112)이 형성되어 있다. 핀형 활성 영역(FA)은 소자분리막(112) 위로 핀 형상으로 돌출되어 있다. 도 1a 내지 도 1c에는 한 개의 핀형 활성 영역(FA)이 도시되었으나, 일 방향(Y 방향)을 따라 상호 평행하게 연장되는 복수개의 핀형 활성 영역(FA)이 형성될 수 있다. 또한 핀형 활성 영역(FA)은 소정의 간격을 가지며 일 방향(Y 방향)을 따라서 배치되는 복수개일 수 있다.
일부 실시 예에서, 핀형 활성 영역(FA)은 상측 부분이 하측 부분보다 일 방향(도 1a 내지 도 1c에서 X 방향)으로의 폭이 미세하게 더 좁아질 수 있다. 일부 실시 예에서, 핀형 활성 영역(FA)의 상단은 둥글게 라운드가 있는 형상을 가질 수 있다.
소자분리막(112)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 실리콘 탄화질화막 등과 같은 실리콘 함유 절연막, 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다. 소자분리막(112)은 기판(110)에 형성된 트렌치(TN)의 하측 일부분을 채울 수 있다. 소자분리막(112)은 PECVD (plasma enhanced chemical vapor deposition), HDP CVD (high density plasma CVD), ICP CVD (inductively coupled plasma CVD), CCP CVD (capacitor coupled plasma CVD), FCVD (flowable chemical vapor deposition), 및/또는 스핀 코팅 (spin coating) 공정 공정을 이용하여 형성할 수 있으나, 상기 예시한 방법들에만 한정되는 것은 아니다.
일부 실시 예에서, 소자분리막(112)은 복합막 구조를 가질 수 있다. 예를 들면, 소자분리막(112)은 트렌치(TN)의 내측벽 상에 순차적으로 적층된 제1 및 제2 라이너 및 상기 제2 라이너 상에 형성된 매립 절연막을 포함할 수 있다. 상기 제1 라이너는 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 상기 제2 라이너는 예를 들어, 폴리실리콘이나, 혹은 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 상기 매립 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
핀형 활성 영역(FA)은 상부에 있는 채널 영역(CH)과, 채널 영역(CH)의 하부에서 양 측벽이 소자분리막(112)으로 덮여 있는 베이스 영역(BA)을 가질 수 있다. 일부 실시예들에서, 핀형 활성 영역(FA)의 채널 영역(CH)은 단일 물질로 이루어질 수 있다. 예를 들면, 핀형 활성 영역(FA)은 채널 영역(CH)을 포함한 모든 영역이 Si으로 이루어질 수 있다. 다른 일부 실시예들에서, 핀형 활성 영역(FA) 중 일부는 Ge로 이루어지고, 핀형 활성 영역(FA) 중 다른 일부는 Si로 이루어질 수 있다.
게이트 절연막(120)은 핀형 활성 영역(FA)의 상면 및 양 측벽을 덮도록 형성될 수 있다. 게이트 전극(140)은 핀형 활성 영역(FA)의 상면 및 양 측벽 위에서 게이트 절연막(120)을 덮도록 형성될 수 있다. 게이트 전극(140)은 일 방향 (도 1a 내지 도 1c에서 X 방향)을 따라 연장될 수 있다. 게이트 전극(140)의 연장 방향(X 방향)은 핀형 활성 영역(FA)의 연장 방향과 서로 직교할 수 있다.
게이트 절연막(120)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 갈륨 산화물, 게르마늄 산화물, 고유전율 유전물, 또는 이들의 조합으로 이루어질 수 있다.
게이트 절연막(120)은 제1 비유전율을 가지는 인터페이스막(122) 및 인터페이스막(122) 상에 형성되며 상기 제1 비유전율보다 높은 제2 비유전율을 가지는 고유전막(124)을 포함할 수 있다. 반도체 소자(200)에서 인터페이스막(122)은 핀형 활성 영역(FA)의 상면 및 양 측벽과 게이트 전극(140)의 저면과의 사이에 형성되어, 게이트 전극(140)의 저면에 대면하도록 형성되고, 고유전막(124)은 게이트 전극(140)의 저면 및 양 측벽에 대면하도록 형성될 수 있다.
인터페이스막(122)은 비유전율이 약 9 이하인 저유전 물질, 예를 들면, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 갈륨 산화물, 또는 게르마늄 산화물로 이루어질 수 있으나, 이에 한정되지는 않는다. 인터페이스막(122)은 기판(110)을 이루는 물질의 산화물, 질화물 또는 산질화물일 수 있다. 인터페이스막(122)은 예를 들면, 약 5 ∼ 20 Å의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다. 인터페이스막(122)은 열산화, ALD(atomic layer deposition), CVD(chemical vapor deposition), 또는 PVD(physical vapor deposition) 공정에 의해 형성될 수 있다.
고유전막(124)은 비유전율이 인터페이스막(122)보다 큰 약 10 내지 25인 고유전 물질로 이루어질 수 있다. 고유전막(124)은 예를 들면, 실리콘 산화막 및 실리콘 질화막보다 비유전율이 더 큰 물질로 이루어질 수 있다. 고유전막(124)은 하프늄 산화물(hafnium oxide), 하프늄 산질화물(hafnium oxynitride), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 에르븀 산화물(erbium oxide), 디스프로슘 산화물(dysprosium oxide), 가돌리늄 산화물(gadolinium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 및 납 아연 니오브산염(lead zinc niobate), 및 이들의 조합 중에서 선택되는 물질로 이루어질 수 있으나, 고유전막(124)을 구성하는 물질이 상기 예시된 바에 한정되는 것은 아니다. 고유전막(124)은 ALD(atomic layer deposition), CVD(chemical vapor deposition), 또는 PVD(physical vapor deposition) 공정에 의해 형성될 수 있다. 고유전막(124)은 예를 들면, 약 10 ∼ 40 Å의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다.
게이트 전극(140)은 예를 들면, Ti, Ta, Al, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, Pd, 중에서 선택되는 적어도 하나의 금속, 적어도 하나의 금속을 포함하는 금속 질화물, 탄소가 도핑된 금속 또는 탄소가 도핑된 금속 질화물과 같은 금속 화합물로 이루어질 수 있다.
게이트 전극(140)은 단일막으로 이루어질 수도 있으나, 복수의 막이 구성하는 다층막일 수도 있다. 게이트 전극(140)은 예를 들면, 일함수 조절용 금속 함유층과, 상기 일함수 조절용 금속 함유층의 상부에 형성된 공간을 채우는 갭필용 금속 함유층을 포함할 수 있다.
일부 실시예들에서, 게이트 전극(140)은 금속 질화물층, 금속층, 도전성 캡핑층, 및 갭필 (gap-fill) 금속막이 차례로 적층된 구조를 가질 수 있다. 상기 금속 질화물층 및 금속층은 각각 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택되는 적어도 하나의 금속 원자를 포함할 수 있다. 상기 금속 질화물층 및 금속층은 각각 ALD, MOALD (metal organic ALD), 또는 MOCVD (metal organic CVD) 공정에 의해 형성될 수 있다. 상기 도전성 캡핑층은 상기 금속층의 표면이 산화되는 것을 방지하는 보호막 역할을 할 수 있다. 또한, 상기 도전성 캡핑층은 상기 금속층 위에 다른 도전층이 증착될 때 증착을 용이하게 하기 위한 접착층 (wetting layer) 역할을 할 수 있다. 상기 도전성 캡핑층은 금속 질화물, 예를 들면 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 갭필 금속막은 상기 도전성 캡핑층 위에 연장될 수 있다. 상기 갭필 금속막은 W 막으로 이루어질 수 있다. 상기 갭필 금속막은 ALD, CVD, 또는 PVD 공정에 의해 형성될 수 있다. 상기 갭필 금속막은 상기 도전성 캡핑층의 상면에서의 영역간 단차부에 의해 형성되는 리세스 공간을 보이드 (void) 없이 매립할 수 있다. 일부 실시예들에서, 게이트 전극(140)은 TiAlC/TiN/W의 적층 구조 또는 TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있다. 상기 적층 구조들에서, TiAlC 층 또는 TiN 층이 일함수 조절용 금속 함유층의 역할을 할 수 있다.
핀형 활성 영역(FA) 중 게이트 전극(140)의 양 측 상에는 한 쌍의 소스/드레인 영역(162)이 형성될 수 있다. 한 쌍의 소스/드레인 영역(162)은 핀형 활성 영역(FA)으로부터 에피택셜 성장된 반도체층을 포함할 수 있다. 소스/드레인 영역(162)은 에피택셜 성장된 복수의 SiGe층을 포함하는 임베디드 SiGe 구조, 에피택셜 성장된 Si 층, 또는 에피택셜 성장된 SiC 층으로 이루어질 수 있다.
도 1a 및 도 1c에서, 한 쌍의 소스/드레인 영역(162)이 특정한 형상을 가지는 경우를 예시하였으나, 본 발명의 기술적 사상에 따르면 한 쌍의 소스/드레인 영역(162)의 단면 형상이 도 1a 및 도 1c에 예시한 바에 한정되지 않으며, 다양한 형상을 가질 수 있다.
핀형 활성 영역(FA)과 게이트 전극(140)이 교차하는 부분에서 트랜지스터(TR)가 형성될 수 있다. 트랜지스터(TR)는 핀형 활성 영역(FA)의 상면 및 양 측면에서 채널이 형성되는 3 차원 구조의 MOS 트랜지스터로 이루어진다. MOS 트랜지스터(TR)는 NMOS 트랜지스터 또는 PMOS 트랜지스터를 구성할 수 있다.
핀형 활성 영역(FA)의 표면으로부터 차례로 형성된 게이트 절연막(120), 및 게이트 전극(140)을 포함하는 게이트 구조체(120, 140)의 양 측에는 절연 스페이서(144)가 형성될 수 있다. 즉, 게이트 절연막(120) 및 게이트 전극(140)의 양 측벽들 상에는 한쌍의 절연 스페이서(144)가 형성될 수 있다. 도 1c에 예시한 바와 같이, 절연 스페이서(144)를 중심으로 게이트 구조체(120, 140)의 반대측에서 절연 스페이서(144)를 덮는 층간 절연막(170)이 형성될 수 있다. 절연 스페이서(144)는 실리콘 질화막, 실리콘 산질화막, 탄소가 함유된 실리콘 산화질화막 또는 이들의 복합막으로 이루어지거나 그 내부에 에어갭 또는 저유전막을 가질 수 있고, 층간 절연막(170)은 TEOS(Tetra Ethyl Ortho Silicate)와 같은 실리콘 산화막으로 이루어질 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
절연 스페이서(144)는 상부, 즉 상단에 인접하는 부분에서 게이트 전극(140)을 향해 돌출되는 돌출부(144P)를 가질 수 있다. 돌출부(144P)는 절연 스페이서(144)의 최상단보다 기판(110)을 향하여 낮은 부분에 형성될 수 있다. 따라서 게이트 전극(140)을 향하는 절연 스페이서(144)의 내측벽은 돌출부(144P)에서 게이트 전극(140)을 향하는 만곡부를 가질 수 있다. 본 발명의 명세서에서, 만곡부라 함은, 게이트 전극을 향하는 절연 스페이서의 돌출부의 측벽 부분을 의미한다. 따라서 별도로 만곡부에 대하여 설명하지 않아도, 돌출부를 가지는 절연 스페이서의 내측벽은 만곡부를 가질 수 있다.
게이트 전극(140)의 양 측에 형성된 한쌍의 절연 스페이서(144)는 각각 서로 마주보는 돌출부(144P)를 가질 수 있다. 한쌍의 절연 스페이서(144)가 각각 가지는 돌출부(144P)에 의하여 한쌍의 절연 스페이서(144) 사이의 일 방향(Y 방향)으로의 폭은 돌출부(144P)에서 좁아질 수 있다. 한쌍의 절연 스페이서(144) 각각은 기판(110)으로부터 기판(110)의 주면에 수직인 방향 (Z 방향)으로 연장되면서 일 방향(Y 방향)으로의 폭이 감소하다가 돌출부(144P)에서 폭이 증가되고, 최상단으로 연장되면서 다시 폭이 감소할 수 있다.
구체적으로, 한쌍의 절연 스페이서(144) 사이에 한정되는 공간은 기판(110)의 주면에 수직인 방향 (Z 방향)을 따라서 각각 제1 내지 제3 폭(W1, W2, W3)을 가질 수 있다. 구체적으로 한쌍의 절연 스페이서(144) 하단부 사이의 공간은 제1 폭(W1)을 가질 수 있고, 한쌍의 절연 스페이서(144) 각각이 가지는 돌출부(144P) 사이의 공간은 제1 폭(W1)보다 작은 제2 폭(W2)을 가질 수 있고, 한쌍의 절연 스페이서(144) 상단 사이의 공간은 제1 폭(W1)보다 작고 제2 폭(W2)보다 큰 제3 폭(W3)을 가질 수 있다.
즉, 한쌍의 절연 스페이서(144) 사이에 한정되는 공간은 한쌍의 절연 스페이서(144) 하단으로부터 기판(110)의 주면에 수직인 방향 (Z 방향)을 따라서 일정한 제1 폭(W1)을 가지고 연장되다가, 돌출부(144P) 사이에서 제1 폭(W1)보다 작은 제2 폭(W2)을 가지도록 좁아지다가 다시 넓어져서, 한쌍의 절연 스페이서(144) 최상단에서 제1 폭(W1)보다 작고 제2 폭(W2)보다 큰 제3 폭(W3)을 가질 수 있다. 따라서 한쌍의 절연 스페이서(144) 사이에 한정되는 공간은 한쌍의 절연 스페이서(144)의 상부, 구체적으로 한쌍의 절연 스페이서(144)의 최상단에서 기판(110)으로의 아래 부분에서 가장 좁은 폭인 제2 폭(W2)을 가질 수 있다.
게이트 절연막(120)은 한쌍의 절연 스페이서(144) 사이에 한정되는 공간의 내면을 덮도록 형성될 수 있다. 게이트 전극(140)은 게이트 절연막(120) 상을 덮으며, 한쌍의 절연 스페이서(144) 사이에 한정되는 공간을 채우도록 형성될 수 있다. 게이트 절연막(120)은 절연 스페이서(144)의 내측벽 상에서 일정한 두께를 가지거나, 상대적으로 얇은 두께를 가질 수 있다. 따라서 게이트 전극(140)의 일방향(Y 방향)의 폭은 기판(110)의 주면에 수직인 방향 (Z 방향)을 따라서, 한쌍의 절연 스페이서(144) 사이에 한정되는 공간의 폭의 변화와 유사한 양상을 가지며 변할 수 있다.
게이트 전극(140)은, 한쌍의 절연 스페이서(144) 사이에 한정되는 공간 중 제1 폭(W1)을 가지는 부분에 배치되는 기저부(140B), 제2 폭(W2)을 가지는 부분에 배치되는 협폭부(140N), 제3 폭(W3)을 가지는 부분에 배치되는 상단부(140T)로 이루어질 수 있다. 게이트 전극(140)의 협폭부(140N)는 기저부(140B) 및 상단부(140T)보다 좁은 폭을 가질 수 있다. 따라서, 게이트 전극(140)은 절연 스페이서(144)가 가지는 돌출부(144P)에 대응하는 곳의 측벽, 즉 게이트 전극(140)의 협폭부(140N)의 측벽에 덴트(dent)를 가질 수 있다. 즉, 한쌍의 절연 스페이서(144) 각각을 향하는 게이트 전극(140)의 상부의 양측벽에는 덴트가 형성될 수 있다.
일부 실시 예에서, 절연 스페이서(144)는 L자형의 제1 절연 스페이서와 상기 제1 절연스페이서 상에 형성되는 제2 절연 스페이서로 이루어지는 복합막일 수 있다. 일부 실시 예에서, 상기 제2 절연 스페이서는 생략될 수 있으며, 이 경우 절연 스페이서(144)는 L자형의 형상을 가질 수 있다. 일부 실시 예에서, 절연 스페이서(144)는 상기 제1 절연 스페이서와 상기 제2 절연 스페이서 사이의 내부에 에어갭을 더 가질 수 있다. 일부 실시 예에서, 절연 스페이서(144)는 상기 에어갭 공간에 상기 제1 및 제2 절연 스페이서보다 낮은 비유전율을 가지는 저유전막이 채워지도록 형성할 수 있다. 단, 여기에서 L자형의 형상이라 함은 상부에서 돌출부(144P)에 대응하는 만곡부를 가지는 L자형의 형상을 의미한다.
일부 실시 예에서, 반도체 소자(200)는 핀형 활성 영역(FA)의 상면으로부터 이격된 위치에서 핀형 활성 영역(FA)의 상면과 대면하는 나노시트 적층 구조를 더 포함할 수 있다. 상기 나노시트 적층 구조는 핀형 활성 영역(FA)의 상면과 평행하게 연장되는 복수의 나노시트를 포함할 수 있다. 상기 복수의 나노시트는 채널 영역을 포함할 수 있다. 게이트 전극(140)은 상기 채널 영역의 적어도 일부를 포위할 수 있다. 상기 나노시트는 IV족 반도체, IV-IV 족 화합물 반도체 또는 III-V 족 화합물 반도체로 이루어질 수 있다. 예를 들면, 상기 나노시트는 Si, Ge, 또는 SiGe로 이루어지거나, InGaAs, InAs, GaSb, InSb, 또는 이들의 조합으로 이루어질 수 있다. 반도체 소자(200)가 나노시트 적층 구조를 더 포함하는 경우, 상기 채널 영역과 게이트 전극(140)의 사이에는 게이트 절연막(120)이 개재될 수 있다. 소스/드레인 영역(162)은 상기 복수의 나노시트의 양 단부에 접할 수 있으며, 상기 복수의 나노시트 중 소스/드레인 영역(162)에 인접한 양 단부는 게이트 전극(140)의 측벽을 덮는 절연 스페이서(144)로 덮일 수 있다. 핀형 활성 영역(FA)과 상기 나노시트와의 사이에는 한 쌍의 내측 절연 스페이서가 형성될 수 있다. 상기 한 쌍의 내측 절연 스페이서는 게이트 전극(140)과 소스/드레이 영역(162)과의 사이에 개재될 수 있다. 상기 내측 절연 스페이서는 게이트 절연막(120)과는 다른 물질로 이루어질 수 있다. 상기 내측 절연 스페이서는 게이트 절연막(120)을 구성하는 물질의 유전율보다 더 작은 유전율을 가지는 물질로 이루어질 수 있다. 예를 들면, 상기 내측 절연 스페이서는 상기 나노시트를 구성하는 물질의 산화물로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 게이트 절연막(120)은 핀형 활성 영역(FA)과 상기 나노시트와의 사이에서 게이트 전극(140)과 상기 내측 절연 스페이서와의 사이에 개재되도록 상기 나노시트의 상기 채널 영역 표면으로부터 상기 내측 절연 스페이서의 측벽 표면까지 연장될 수 있다.
도 2 내지 도 15b는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들로, 도 2 내지 도 15b는 FinFET 구조를 가지는 트랜지스터를 포함하는 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 도 2 내지 도 15b를 참조하여, 도 1a 내지 도 1c에 예시한 반도체 소자(200)의 예시적인 제조 방법을 설명한다. 구체적으로 도 2, 도 3, 도 4, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 14a 및 도 15a는 도 1a의 B-B' 선에 대응되는 위치의 단면도들이고, 도 5b, 도 6b, 도 7b, 도 8b, 도 9b, 도 10, 도 11, 도 12, 도 13b, 도 14b 및 도 15b는 도 1a의 C-C' 선에 대응되는 위치의 단면도들이다. 도 2 내지 도 15b에 있어서, 도 1a 내지 도 1c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 2를 참조하면, 기판(110)을 준비한 후, 기판(110) 상에 패드 산화막 패턴(312) 및 제1 마스크 패턴(314)을 형성한다.
패드 산화막 패턴(312) 및 제1 마스크 패턴(314)은 기판(110) 상에서 일 방향(Y 방향)을 따라 연장될 수 있다.
일부 실시예들에서, 패드산화막 패턴(312)은 기판(110)의 표면을 열산화시켜 얻어진 산화막으로 이루어질 수 있다. 제1 마스크 패턴(314)은 실리콘 질화막, 실리콘 산화질화막, SOG (spin on glass) 막, SOH (spin on hardmask) 막, 포토레지스트막, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
도 3을 참조하면, 제1 마스크 패턴(314)을 식각 마스크로 이용하여 기판(110)의 일부 영역을 식각하여, 기판(110)에 트렌치(TN)를 형성한다. 트렌치(TN)가 형성됨에 따라, 기판(110)으로부터 기판(110)의 주면에 수직인 방향(Z 방향)을 따라 상부로 돌출되고 일 방향(Y 방향)으로 연장되는 예비 핀형 활성 영역(PA)이 얻어질 수 있다.
도 4를 참조하면, 예비 핀형 활성 영역(PA)의 노출 표면을 덮도록 트렌치(TN)를 채우는 소자분리막(112)을 형성한다.
소자분리막(112)을 형성하기 위하여, PECVD (plasma enhanced chemical vapor deposition), HDP CVD (high density plasma CVD), ICP CVD (inductively coupled plasma CVD), CCP CVD (capacitor coupled plasma CVD), FCVD (flowable chemical vapor deposition), 및/또는 스핀 코팅 (spin coating) 공정을 이용할 수 있으나, 상기 예시한 방법들에만 한정되는 것은 아니다.
소자분리막(112)이 형성된 후, 제1 마스크 패턴(314)이 노출되도록 상면을 평탄화할 수 있다. 이 때, 제1 마스크 패턴(314)의 일부가 소모되어 이들의 높이가 낮아질 수 있다.
도 5a 및 도 5b를 함께 참조하면, 예비 핀형 활성 영역(도 4의 PA)의 상면 및 상부 측벽들이 노출되도록, 마스크 패턴(도 4의 314) 및 패드 산화막 패턴(도 4의 312)을 제거하고, 소자분리막(112)의 일부를 제거하기 위한 리세스(recess) 공정을 수행한다. 그 결과, 소자분리막(112)의 상면의 높이가 낮아지고, 핀형 활성 영역(FA)이 얻어질 수 있다.
상기 리세스 공정을 수행하기 위하여, 건식 식각, 습식 식각, 또는 건식 및 습식을 조합한 식각 공정을 이용할 수 있다.
제1 마스크 패턴(314)이 실리콘 질화막으로 이루어진 경우, 제1 마스크 패턴(314)을 제거하기 위하여, 예를 들면 H3PO4를 사용하는 습식 식각 공정을 수행할 수 있다. 패드 산화막 패턴(312)을 제거하기 위하여, 예를 들면 DHF (diluted HF)를 사용하는 습식 식각 공정을 수행할 수 있다. 소자분리막(112)의 리세스 공정을 위하여, 에천트로서 NH4OH, TMAH (tetramethyl ammonium hydroxide), KOH (potassium hydroxide) 용액 등을 이용하는 습식 식각 공정, 또는 ICP (inductively coupled plasma), TCP (transformer coupled plasma), ECR (electron cyclotron resonance), RIE (reactive ion etch) 등과 같은 건식 식각 공정을 이용할 수 있다. 건식 식각에 의해 소자분리막(112)의 리세스 공정을 수행하는 경우, CF4 등과 같은 불소 함유 가스, Cl2와 같은 염소 함유 가스, HBr 등을 이용할 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
상기 리세스 공정을 수행하는 동안, 노출되는 핀형 활성 영역(FA) 각각의 상부가 플라즈마 등의 식각 분위기에 노출될 수 있으며, 상기 식각 분위기에 의해 핀형 활성 영역(FA)의 노출 표면이 손상되거나, 핀형 활성 영역(FA)의 노출 표면의 러프니스(roughness)가 열화될 수 있다. 따라서 일부 실시 예에서 이러한 핀형 활성 영역(FA)의 노출 표면의 러프니스를 개선시키기 위하여 습식 식각 공정을 수행하거나, 희생 산화막 형성 및 제거 공정이 수행될 수 있다. 소자분리막(112)의 일부를 제거하거나 핀형 활성 영역(FA)의 노출 표면의 러프니스를 개선시키는 과정에서 소자분리막(112)의 상면 상에 노출되는 핀형 활성 영역(FA)의 부분(도 1B의 CH)의 일 방향(X 방향)으로의 폭이 예비 핀형 활성 영역(PA)에 비하여 좁아질 수 있다. 또한 핀형 활성 영역(FA)의 상단은 둥글게 라운드가 있는 형상을 가질 수 있다.
일부 실시예들에서, 핀형 활성 영역(FA)의 상부에 문턱 전압 조절용 불순물 이온 주입 공정이 수행될 수 있다. 상기 문턱 전압 조절용 불순물 이온 주입 공정시, NMOS 트랜지스터를 형성하는 경우에는 불순물로서 붕소(B) 이온을 주입하고, PMOS 트랜지스터를 형성하는 경우에는 불순물로서 인(P) 또는 비소(As)를 이온주입할 수 있다. 상기 문턱 전압 조절용 불순물 이온 주입 공정은 핀형 활성 영역(FA)의 노출 표면의 러프니스를 개선하기 위한 공정이 수행되기 전, 또는 핀형 활성 영역(FA)의 노출 표면의 러프니스를 개선하기 위한 공정이 수행된 후에 행해질 수 있다.
도 6a 및 도 6b를 함께 참조하면, 핀형 활성 영역(FA)이 형성된 기판(110) 상에 예비 더미 게이트 절연막(120P) 및 예비 더미 게이트 전극막(140P)을 형성한다. 예비 더미 게이트 절연막(120P)은 예를 들면 실리콘 산화막으로 이루어지고, 예비 더미 게이트 전극(140P)은 폴리실리콘으로 이루어질 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
예비 더미 게이트 절연막(120P)은 CVD 공정, ALD 공정 등을 통해 형성될 수 있다. 이와는 달리, 예비 더미 게이트 절연막(120P)은 기판(110) 상부에 대한 열산화 공정을 통해 형성될 수도 있으며, 이 경우에 예비 더미 게이트 절연막(120P)은 핀형 활성 영역(FA)의 상면에만 형성될 수 있다. 예비 더미 게이트 전극막(140P)은 CVD 공정, ALD 공정 등을 통해 형성될 수 있다.
도 7a 및 도 7b를 함께 참조하면, 예비 더미 게이트 전극막(140P)이 형성된 기판(110)에 대하여 이온 주입 공정(IMP.)을 수행하여, 예비 더미 게이트 전극막(140P)에 이온을 주입할 수 있다. 이온 주입 공정(IMP.)은 예비 더미 게이트 전극막(140P)을 이루는 물질보다 원자량이 큰 원소의 이온을 예비 더미 게이트 전극막(140P)에 주입하도록 수행될 수 있다. 예를 들면, 예비 더미 게이트 전극막(140P)이 폴리실리콘, 즉 실리콘 원자로 이루어진 경우, 이온 주입 공정(IMP.)은 실리콘 원자보다 원자량이 큰 3족의 원자인 Ga, In, Ti 등, 및/또는 5족의 원자인 As, Sb, Bi 등을 예비 더미 게이트 전극막(140P)에 주입하도록 수행될 수 있다.
이온 주입 공정(IMP.)에 의하여 예비 더미 게이트 전극막(140P)의 상부에는 이온 주입 영역(140I)이 형성될 수 있다. 이온 주입 영역(140I)은 예비 더미 게이트 전극막(140P) 중 상측 일부분일 수 있다. 예비 더미 게이트 전극막(140P) 중 주입된 이온의 농도가 가장 높은 부분은 예비 더미 게이트 전극막(140P)의 상면보다 기판(110)에 가까운 부분일 수 있다.
후술하겠지만, 예비 더미 게이트 전극막(140P)을 이루는 물질보다 원자량이 큰 원소의 이온이 주입된 이온 주입 영역(140I)은 예비 더미 게이트 전극막(140P)을 식각하는 과정에서, 나머지 부분에 비하여 과식각(over-etch)이 이루어질 수 있다.
도 8a 및 도 8b를 함께 참조하면, 이온 주입 영역(140I)이 형성된 예비 더미 게이트 전극막(140P)을 덮는 게이트 마스크층(322) 및 게이트 마스크층(322)의 일부분을 덮도록 일 방향(X 방향)으로 연장되는 제2 마스크 패턴(324)을 형성한다. 게이트 마스크층(322)은 예를 들면, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다. 제2 마스크 패턴(324)은 예를 들면, 실리콘 산화질화막, SOG (spin on glass) 막, SOH (spin on hardmask) 막, 포토레지스트막, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
도 9a 및 도 9b를 함께 참조하면, 제2 마스크 패턴(도 8a 및 도 8b의 324)을 식각 마스크로 사용하여 게이트 마스크층(도 8a 및 도 8b의 322)을 식각하고, 계속해서 식각된 게이트 마스크층(322)을 다시 식각 마스크로 이용하여 예비 더미 게이트 전극막(도 8a 및 도 8b의 140P) 및 예비 더미 게이트 절연막(도 8a 및 도 8b의 120P)을 식각하여, 더미 게이트 전극(140D) 및 더미 게이트 절연막(120D)을 형성한다.
게이트 마스크층(322)을 식각하는 과정 및/또는 더미 게이트 전극(140D) 및 더미 게이트 절연막(120D)을 형성하는 과정에서 제2 마스크 패턴(324)은 모두 소진되거나 일부 잔류할 수 있으나, 잔류되는 경우에도 이후 애싱(ashing) 공정 및/또는 스트립(stripping) 공정에 의해 제거될 수 있다.
더미 게이트 전극(140D) 및 더미 게이트 절연막(120D)을 형성하는 과정에서 게이트 마스크층(322)의 일부분은 소진되어 더미 게이트 전극(140D) 상에 나머지 일부분이 잔류 마스크층(322R)으로 잔류할 수 있다.
더미 게이트 전극(140D)을 형성하기 위하여 예비 더미 게이트 전극막(140P)을 식각하는 과정에서, 예비 더미 게이트 전극막(140P) 중 이온 주입 영역(140I)은 나머지 부분보다 과식각(over-etch)이 될 수 있다. 구체적으로, 예비 더미 게이트 전극막(140P)을 이루는 물질보다 원자량이 큰 원자가 주입된 이온 주입 영역(140I)에서는 원자량이 큰 원자의 영향으로 게이트 마스크층(322) 하부의 수평 방향으로도 식각이 일어날 수 있다.
따라서 더미 게이트 전극(140D) 중 이온 주입 영역(140I)은, 더미 게이트 전극(140D)의 나머지 부분보다 일 방향(Y 방향)으로의 폭이 좁게 형성된 덴트부(140DR)를 가질 수 있다. 즉, 더미 게이트 전극(140D)은 이온 주입 영역(140)에 상대적으로 잘록한(narrow) 덴트부(140DR)를 가질 수 있다. 덴트부(140DR)는 이온 주입 영역(140)에서 주입된 이온의 농도가 가장 높은 부분에 형성되고, 더미 게이트 전극(140D)은 덴트부(140DR)에서 가장 좁은 폭을 가질 수 있다.
또한 이온 주입 영역(140I)은 예비 더미 게이트 전극막(140P)의 상측 일부분에 형성되는 바, 더미 게이트 전극(140D)을 형성하는 과정에서, 예비 더미 게이트 전극막(140P)의 상부가 과식각되어, 더미 게이트 전극(140D)의 상면의 폭은 더미 게이트 전극(140D)의 하부의 폭보다 상대적으로 좁아질 수 있다. 따라서 잔류 마스크층(322R)의 일 방향(Y 방향)으로의 양단은 더미 게이트 전극(140D) 상에서 처마(eaves) 형상을 가질 수 있다.
구체적으로 잔류 마스크층(322R)의 하면의 폭인 제4 폭(W4)은 더미 게이트 전극(140D)의 상면인 폭인 제5 폭(W5)보다 큰 값을 가질 수 있다. 더미 게이트 전극(140D)의 상면인 폭인 제5 폭(W5)은 덴트부(140DR)의 폭인 제6 폭(W6)보다 큰 값을 가질 수 있다. 제5 폭(W5) 및 제6 폭(W6)은, 더미 게이트 전극(140D)의 하부의 폭인 제7 폭(W7)보다 작은 값을 가질 수 있다. 잔류 마스크층(322R)의 하면의 폭인 제4 폭(W4)은 더미 게이트 전극(140D)의 하부의 폭인 제7 폭(W7)과 유사한 폭을 가질 수 있으나, 더미 게이트 전극(140D)이 식각 공정 과정에서 상부가 하부보다 좁은 폭을 가지는 테이퍼드(tapered) 형상의 식각 프로파일을 가지는 경우, 제7 폭(W7)은 제4 폭(W4)보다 큰 값을 가질 수도 있다.
도 10을 참조하면, 더미 게이트 절연막(120D) 및 더미 게이트 전극(140D)의 양측벽을 덮는 한쌍의 절연 스페이서(144)를 형성한다. 절연 스페이서(144)는 실리콘 질화막, 실리콘 산질화막, 탄소가 함유된 실리콘 산질화막 또는 이들의 복합막으로 이루어거나 그 내부에 에어갭 또는 저유전막을 가질 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
절연 스페이서(144)는 더미 게이트 전극(140D)이 형성된 기판(110) 상을 콘포멀(conformal)하게 덮는 예비 스페이서층을 형성한 후, 에치백(etchback) 공정 등을 수행하여 형성할 수 있다.
절연 스페이서(144)는 더미 게이트 전극(140D)의 덴트부(도 9b의 140DR)에 의하여 한정되는 공간을 채우는 돌출부(144P)를 가질 수 있다. 즉, 절연 스페이서(144)는 상단에 인접하는 부분에서 더미 게이트 전극(140D)을 향해 돌출되는 돌출부(144P)를 가질 수 있다. 따라서 더미 게이트 전극(140D)을 향하는 절연 스페이서(144)의 내측벽은 돌출부(144P)에서 더미 게이트 전극(140D)을 향하는 만곡부를 가질 수 있다.
잔류 마스크층(322R)의 하면의 폭인 제4 폭(W4)은 더미 게이트 전극(140D)의 상면인 폭인 제5 폭(W5)보다 큰 값을 가지므로, 처마 형상 가지는 잔류 마스크층(322R)의 일 방향(Y 방향)으로의 양단의 아래의 공간은 절연 스페이서(144)에 의하여 채워질 수 있다. 따라서 더미 게이트 전극(140D)의 상면 및 측면은 잔류 마스크층(322R) 및 절연 스페이서(144)에 의하여 모두 덮일 수 있다.
더미 게이트 전극(140D)의 양 측에 형성된 한쌍의 절연 스페이서(144)는 각각 서로 마주보는 돌출부(144P)를 가질 수 있다. 한쌍의 절연 스페이서(144)가 각각 가지는 돌출부(144P)에 의하여 한쌍의 절연 스페이서(144) 사이의 일 방향(Y 방향)으로의 간격은 돌출부(144P)에서 좁아질 수 있다. 한쌍의 절연 스페이서(144) 각각은 기판(110)으로부터 기판(110)의 주면에 수직인 방향 (Z 방향)으로 연장되면서 일 방향(Y 방향)으로의 폭이 감소하다가 돌출부(144P)에서 폭이 증가되고, 최상단으로 연장되면서 다시 폭이 감소할 수 있다.
구체적으로, 한쌍의 절연 스페이서(144) 사이의 폭은 한쌍의 절연 스페이서(144) 하단으로부터 기판(110)의 주면에 수직인 방향 (Z 방향)을 따라서 일정한 제7 폭(W7)을 가지고 연장되다가, 돌출부(144P) 사이에서 제7 폭(W7)보다 작은 제6 폭(W6)을 가지도록 좁아지다가 다시 넓어져서, 한쌍의 절연 스페이서(144) 최상단에서 제7 폭(W7)보다 작고 제6 폭(W6)보다 큰 제5 폭(W5)을 가질 수 있다. 따라서 한쌍의 절연 스페이서(144) 사이의 폭은 한쌍의 절연 스페이서(144)의 상부, 구체적으로 한쌍의 절연 스페이서(144)의 최상단에서 기판(110)으로의 아래 부분에서 가장 좁은 폭인 제6 폭(W6)을 가질 수 있다.
따라서 제7 폭(W7), 제6 폭(W6) 및 제5 폭(W5)은 도 1c에서 보인 제1 폭(W1), 제2 폭(W2) 및 제3 폭(W3) 각각과 실질적으로 동일한 값을 가질 수 있다.
도 11을 참조하면, 절연 스페이서(144)가 형성된 더미 게이트 전극(140D)에 인접한 핀형 활성 영역(FA)의 상측 일부분을 제거하여 제1 리세스 공간(RC1)을 형성한다.
구체적으로, 절연 스페이서(144), 더미 게이트 전극(140D) 및 잔류 마스크층(322R)을 식각 마스크로 사용하여 핀형 활성 영역(FA)의 상측 일부분을 제거하여 제1 리세스 공간(RC1)을 형성한다.
일부 실시 예에서, 제1 리세스 공간(RC1)을 형성하는 식각 공정은 절연 스페이서(144)를 형성하는 에치백 공정과 인-시튜(in-situ)로 수행될 수 있다. 제1 리세스 공간(RC1)에 의하여 핀형 활성 영역(FA) 중 더미 게이트 전극(140D)의 아래 부분은, 핀형 활성 영역(FA)의 다른 부분, 즉 제1 리세스 공간(RC1)의 아래 부분에 비하여 돌출된 형상을 가질 수 있다.
도 12를 참조하면, 핀형 활성 영역(FA)의 돌출된 부분의 양측인 제1 리세스 공간(RC1)을 채우는 한 쌍의 소스/드레인 영역(162)을 형성한다. 소스/드레인 영역(162)은 제1 리세스 공간(RC1)에 의하여 노출된 핀형 활성 영역(FA)의 표면을 시드로 사용하는 선택적 에피택셜 성장(Selective Epitaxial Growth: SEG) 공정을 수행하여 형성할 수 있다. 한 쌍의 소스/드레인 영역(162)은 핀형 활성 영역(FA)으로부터 에피택셜 성장된 반도체층을 포함할 수 있다. 소스/드레인 영역(162)은 에피택셜 성장된 복수의 SiGe층을 포함하는 임베디드 SiGe 구조, 에피택셜 성장된 Si 층, 또는 에피택셜 성장된 SiC 층으로 이루어질 수 있다.
예시적인 실시예들에 있어서, 소스/드레인 영역(162)은 예를 들어, 디클로로실란(SiH2Cl2) 가스와 같은 실리콘 소스 가스, 사수소화 게르마늄(GeH4) 가스와 같은 게르마늄 소스 가스를 함께 사용하여 SEG 공정을 수행함으로써 형성될 수 있으며, 이에 따라 단결정 실리콘-게르마늄(SiGe) 층이 형성될 수 있다. 이때, P형 불순물 소스 가스, 예를 들어, 디보란(B2H6) 가스 등을 함께 사용하여, 소스/드레인 영역(162)의 적어도 일부분에는 P형 불순물이 도핑된 단결정 실리콘-게르마늄 층을 형성될 수 있다.
소스/드레인 영역(162)은 수직 및 수평 방향으로 성장하여, 제1 리세스 공간(RC1)을 채울 뿐만 아니라 상면이 절연 스페이서(144)의 일부와 접촉할 수도 있다. 이때, 소스/드레인 영역(162)은 일 방향(X 방향)으로의 단면이 5각형 혹은 6각형에 유사한 형상을 가질 수 있다.
만일, 절연 스페이서(144)가 돌출부(144P)를 가지지 않는 경우, 더미 게이트 전극(140D)의 상단 모서리 부분은 절연 스페이서(144)와 잔류 마스크층(322R) 사이에서 노출될 수 있다. 즉, 절연 스페이서(144)를 형성하거나 제1 리세스 공간(RC1)을 형성하는 과정에서, 절연 스페이서(144)의 일부분 및/또는 잔류 마스크층(322R)의 일부분이 더미 게이트 전극(140D)의 상단 모서리에 인접하는 부분에서 제거되는 경우, 더미 게이트 전극(140D)의 상단 모서리 부분은 절연 스페이서(144)와 잔류 마스크층(322R) 사이에서 노출될 수 있다.이 경우, 소스/드레인 영역(162)을 형성하는 과정에서, 노출되는 더미 게이트 전극(140D)의 상단 모서리 부분 또한 시드로 작용하여, 더미 게이트 전극(140D)의 상단 모서리 부분으로부터도 에피택셜층이 형성될 수 있다.
그러나, 본 발명의 절연 스페이서(144)는 돌출부(144P)를 가지므로, 더미 게이트 전극(140D)은 잔류 마스크층(322R) 및 절연 스페이서(144)에 의하여 노출되지 않을 수 있다. 구체적으로, 절연 스페이서(144)를 형성하거나 제1 리세스 공간(RC1)을 형성하는 과정에서, 절연 스페이서(144)의 일부분 및/또는 잔류 마스크층(322R)의 일부분이 더미 게이트 전극(140D)의 상단 모서리에 인접하는 부분에서 제거되더라도, 돌출부(144P)에 의하여 더미 게이트 전극(140D)은 노출되지 않고, 절연 스페이서(144) 및 잔류 마스크층(322R)에 의하여 덮일 수 있다. 따라서, 소스/드레인 영역(162)을 형성하는 과정에서 더미 게이트 전극(140D)의 상단 모서리 부분으로부터 에피택셜층이 형성되는 것을 방지할 수 있다.
도 13a 및 도 13b를 함께 참조하면, 절연 스페이서(144)를 중심으로 더미 게이트 전극(도 12의 140D)의 반대측에서 절연 스페이서(144)를 덮는 층간 절연막(170)을 형성한다. 층간 절연막(170)은 소스/드레인 영역(162), 절연 스페이서(144) 및 잔류 마스크층(도 12의 322R)을 덮는 예비 층간 절연막을 형성한 후, 더미 게이트 전극(140D)의 상면이 노출될 때까지 상기 예비 층간 절연막을 평탄화 공정을 수행하여 형성할 수 있다. 일부 실시 예에서, 상기 예비 층간 절연막은 TOSZ(Tonen SilaZene)와 같은 실리콘 산화물을 포함하도록 형성할 수 있다. 상기 평탄화 공정은 CMP 공정 및/또는 에치백 공정에 의해 수행될 수 있다. 층간 절연막(170)을 형성하기 위한 평탄화 공정에 의하여 잔류 마스크층(322R)도 함께 제거할 수 있다.
일부 실시 예에서, 층간 절연막(170)을 형성하기 위한 평탄화 공정에 의하여, 절연 스페이서(144)의 상측 일부분 및 더미 게이트 전극(140D)의 상측 일부분도 함께 제거될 수 있다.
이후, 노출된 더미 게이트 전극(140D) 및 그 하부의 더미 게이트 절연막(도 12의 120D)을 제거하여, 절연 스페이서(144)의 내측벽 및 핀형 활성 영역(FA)의 상면의 일부를 노출시켜, 절연 스페이서(144)의 내측벽 및 노출된 핀형 활성 영역(FA)의 상면에 의하여 한정되는 제2 리세스 공간(RC2)을 형성한다.
도 14a 및 도 14b를 함께 참조하면, 노출된 핀형 활성 영역(FA)의 상면 상에 인터페이스막(122)을 형성한다. 인터페이스막(122)은 비유전율이 약 9 이하인 저유전 물질, 예를 들면, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 갈륨 산화물, 또는 게르마늄 산화물로 이루어질 수 있으나, 이에 한정되지는 않는다. 인터페이스막(122)은 기판(110)을 이루는 물질의 산화물, 질화물 또는 산질화물일 수 있다. 인터페이스막(122)을 예를 들면, 약 5 ∼ 20 Å의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다. 인터페이스막(122)은 열산화, ALD(atomic layer deposition), CVD(chemical vapor deposition), 또는 PVD(physical vapor deposition) 공정에 의해 형성될 수 있다.
일부 실시 예에서, 인터페이스막(122)은 열산화 공정에 의하여 노출된 핀형 활성 영역(FA)의 상면 상에만 형성될 수 있으나, 이에 한정되지 않는다. 예를 들면, 인터페이스막(122)을 열산화, ALD(atomic layer deposition), CVD(chemical vapor deposition), 또는 PVD(physical vapor deposition) 공정에 의해 형성하는 경우, 인터페이스막(122)은 노출된 핀형 활성 영역(FA)의 상면, 절연 스페이서(144)의 내측벽 및 층간 절연막(170)의 상면 상에 함께 형성될 수 있다.
인터페이스막(122)을 형성한 후, 인터페이스막(122) 상면, 절연 스페이서(144)의 내측벽 및 층간 절연막(170)의 상면 상을 콘포멀하게 덮는 고유전물질막(124P)을 형성한다. 고유전물질막(124P)은 비유전율이 인터페이스막(122)보다 큰 약 10 내지 25인 고유전 물질로 이루어질 수 있다. 고유전물질막(124P)은 예를 들면, 실리콘 산화막 및 실리콘 질화막보다 비유전율이 더 큰 물질로 이루어질 수 있다. 고유전물질막(124P)은 하프늄 산화물(hafnium oxide), 하프늄 산질화물(hafnium oxynitride), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 에르븀 산화물(erbium oxide), 디스프로슘 산화물(dysprosium oxide), 가돌리늄 산화물(gadolinium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 및 납 아연 니오브산염(lead zinc niobate), 및 이들의 조합 중에서 선택되는 물질로 이루어질 수 있으나, 고유전물질막(124P)을 구성하는 물질이 상기 예시된 바에 한정되는 것은 아니다.
고유전물질막(124P)은 ALD(atomic layer deposition), CVD(chemical vapor deposition), 또는 PVD(physical vapor deposition) 공정에 의해 형성될 수 있다. 고유전물질막(124P)은 예를 들면, 약 10 ∼ 40 Å의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다.
인터페이스막(122) 및 고유전물질막(124P)에 의하여 한쌍의 절연 스페이서(144) 사이에는 제3 리세스 공간(RC3)이 형성될 수 있다.
도 15a 및 도 15b를 함께 참조하면, 고유전물질막(124P)을 덮으며, 제3 리세스 공간(RC3)을 채우는 게이트 전극 물질층(140P)을 형성한다. 게이트 전극 물질층(140P)은 예를 들면, Ti, Ta, Al, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, Pd 중에서 선택되는 적어도 하나의 금속, 적어도 하나의 금속을 포함하는 금속 질화물, 탄소가 도핑된 금속 또는 탄소가 도핑된 금속 질화물과 같은 금속 화합물로 이루어질 수 있다.
게이트 전극 물질층(140P)은 단일막으로 이루어질 수도 있으나, 복수의 막이 구성하는 다층막일 수도 있다. 게이트 전극 물질층(140P)은 예를 들면, 일함수 조절용 금속 함유층과, 상기 일함수 조절용 금속 함유층의 상부에 형성된 공간을 채우는 갭필용 금속 함유층을 포함할 수 있다.
일부 실시예들에서, 게이트 전극 물질층(140P)은 금속 질화물층, 금속층, 도전성 캡핑층, 및 갭필 (gap-fill) 금속막이 차례로 적층된 구조를 가질 수 있다. 상기 금속 질화물층 및 금속층은 각각 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택되는 적어도 하나의 금속 원자를 포함할 수 있다. 상기 금속 질화물층 및 금속층은 각각 ALD, MOALD (metal organic ALD), 또는 MOCVD (metal organic CVD) 공정에 의해 형성될 수 있다. 상기 도전성 캡핑층은 상기 금속층의 표면이 산화되는 것을 방지하는 보호막 역할을 할 수 있다. 또한, 상기 도전성 캡핑층은 상기 금속층 위에 다른 도전층이 증착될 때 증착을 용이하게 하기 위한 접착층 (wetting layer) 역할을 할 수 있다. 상기 도전성 캡핑층은 금속 질화물, 예를 들면 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 갭필 금속막은 상기 도전성 캡핑층 위에 연장될 수 있다. 상기 갭필 금속막은 W 막으로 이루어질 수 있다. 상기 갭필 금속막은 ALD, CVD, 또는 PVD 공정에 의해 형성될 수 있다. 상기 갭필 금속막은 상기 도전성 캡핑층의 상면에서의 영역간 단차부에 의해 형성되는 리세스 공간을 보이드 (void) 없이 매립할 수 있다. 일부 실시예들에서, 게이트 전극 물질층(140P)은 TiAlC/TiN/W의 적층 구조 또는 TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있다. 상기 적층 구조들에서, TiAlC 층 또는 TiN 층이 일함수 조절용 금속 함유층의 역할을 할 수 있다.
이후, 층간 절연층(170)이 노출될 때까지, 게이트 전극 물질층(140P) 및 고유전물질막(124P)의 일부분을 제거하는 평탄화 공정을 수행하여, 도 1a 내지 도 1c에서 보인 게이트 전극(140) 및 게이트 절연막(120)을 형성한다. 게이트 절연막(120)은 인터페이스막(122) 및 고유전물질막(124P) 중 제3 리세스(RC3) 내의 부분일 수 있다. 게이트 전극(140)은 게이트 전극 물질층(140P) 중 제3 리세스(RC3) 내의 부분일 수 있다.
일부 실시 예에서, 게이트 절연막(120)을 먼저 형성한 후, 상기 갭필 금속막 및/또는 상기 도전성 캡핑층을 형성하여 게이트 전극(140)을 형성할 수 있다. 이 경우, 게이트 절연막(120)은 절연 스페이서(144)의 내측벽의 상측 부분 상에는 형성되지 않을 수 있다. 구체적으로, 게이트 전극 물질층(140P) 및 고유전물질막(124P)의 일부분을 제거하되, 잔류하는 게이트 전극 물질층(140P) 및 고유전물질막(124P)의 일부분들이 제3 리세스(RC3)의 하측 일부분만을 채우도록 한 후, 제3 리세스(RC3)의 나머지 공간을 상기 갭필 금속막 및/또는 상기 도전성 캡핑층으로 채워서 게이트 전극(140)을 형성할 수 있다. 이 경우, 잔류하는 게이트 전극 물질층(140P)의 일부분은 상기 금속 질화물층 및 상기 금속층이거나, 상기 금속 질화물층, 상기 금속층 및 상기 도전성 캡핑층일 수 있다.
도 1a 내지 도 15b를 함께 참조하면, 절연 스페이서(144)는 상부에 게이트 전극(140)을 향해 돌출되는 돌출부(144P)를 가지므로, 소스/드레인 영역(162)을 SEG 공정을 수행하는 과정에서 더미 게이트 전극(140D)로부터 에피택셜층이 불필요하게 형성하는 것을 방지할 수 있다. 따라서, 불필요하게 형성된 상기 에피택셜층으로 인하여 인접하는 게이트 전극(140)이 서로 전기적으로 쇼트(short)되는 전기적인 불량을 방지하여, 신뢰성이 향상된 반도체 소자(200)를 형성할 수 있다.
도 16a 및 도 16b는 본 발명의 실시 예에 따른 반도체 소자의 주요 구성을 나타내는 사시도 및 단면도이다. 도 16a는 FinFET 구조를 가지는 트랜지스터를 포함하는 반도체 소자의 주요 구성들의 사시도이고, 도 16b는 도 16a의 C-C' 선 단면도이다. 도 16a 및 도 16b에 있어서, 도 1a 내지 도 15b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명 및 중복되는 설명은 생략할 수 있다.
도 16a 및 도 16b를 함께 참조하면, 반도체 소자(200a)는 기판(110a)으로부터 기판(110)의 주면에 수직인 방향 (Z 방향)으로 돌출된 핀형 활성 영역(FA)을 포함한다. 핀형 활성 영역(FA)은 일 방향 (도 1a 내지 도 1c에서 Y 방향)을 따라 연장될 수 있다.
기판(110) 상에는 핀형 활성 영역(FA)의 하부 측벽을 덮는 소자분리막(112)이 형성되어 있다. 핀형 활성 영역(FA)은 소자분리막(112) 위로 핀 형상으로 돌출되어 있다. 게이트 절연막(120)은 핀형 활성 영역(FA)의 상면 및 양 측벽을 덮도록 형성될 수 있다. 게이트 전극(140a)은 핀형 활성 영역(FA)의 상면 및 양 측벽 위에서 게이트 절연막(120)을 덮도록 형성될 수 있다.
게이트 절연막(120)은 제1 비유전율을 가지는 인터페이스막(122) 및 인터페이스막(122) 상에 형성되며 상기 제1 비유전율보다 높은 제2 비유전율을 가지는 고유전막(124)을 포함할 수 있다. 반도체 소자(200a)에서 인터페이스막(122)은 핀형 활성 영역(FA)의 상면 및 양 측벽과 게이트 전극(140a)의 저면과의 사이에 형성되어, 게이트 전극(140a)의 저면에 대면하도록 형성되고, 고유전막(124)은 게이트 전극(140a)의 저면 및 양 측벽에 대면하도록 형성될 수 있다.
핀형 활성 영역(FA) 중 게이트 전극(140a)의 양 측에는 한 쌍의 소스/드레인 영역(162)이 형성될 수 있다. 한 쌍의 소스/드레인 영역(162)은 핀형 활성 영역(FA)으로부터 에피택셜 성장된 반도체층을 포함할 수 있다.
핀형 활성 영역(FA)과 게이트 전극(140a)이 교차하는 부분에서 트랜지스터(TRa)가 형성될 수 있다. 트랜지스터(TRa)는 핀형 활성 영역(FA)의 상면 및 양 측면에서 채널이 형성되는 3 차원 구조의 MOS 트랜지스터로 이루어진다.
핀형 활성 영역(FA)의 표면으로부터 차례로 형성된 게이트 절연막(120), 및 게이트 전극(140a)을 포함하는 게이트 구조체(120, 140a)의 양 측에는 절연 스페이서(144a)가 형성될 수 있다. 도 16b에 예시한 바와 같이, 절연 스페이서(144a)를 중심으로 게이트 구조체(120, 140a)의 반대측에서 절연 스페이서(144a)를 덮는 층간 절연막(170)이 형성될 수 있다.
절연 스페이서(144a)는 상부, 즉 최상단에서 게이트 전극(140a)을 향해 돌출되는 돌출부(144Pa)를 가질 수 있다. 따라서 게이트 전극(140a)을 향하는 절연 스페이서(144a)의 내측벽은 돌출부(144Pa)에서 게이트 전극(140a)을 향하는 만곡부를 가질 수 있다. 게이트 전극(140a)의 양 측에 형성된 한쌍의 절연 스페이서(144a)는 각각 서로 마주보는 돌출부(144Pa)를 가질 수 있다. 한쌍의 절연 스페이서(144a)가 각각 가지는 돌출부(144Pa)에 의하여 한쌍의 절연 스페이서(144a) 사이의 일 방향(Y 방향)으로의 폭은 돌출부(144Pa)에서 좁아질 수 있다. 한쌍의 절연 스페이서(144a) 각각은 기판(110)으로부터 기판(110)의 주면에 수직인 방향 (Z 방향)으로 연장되면서 일 방향(Y 방향)으로의 폭이 감소하다가 돌출부(144Pa)에서 폭이 증가할 수 있다.
구체적으로, 한쌍의 절연 스페이서(144a) 사이에 한정되는 공간은 기판(110)의 주면에 수직인 방향 (Z 방향)을 따라서 각각 제1 및 제2 폭(W1a, W2a)을 가질 수 있다. 구체적으로 한쌍의 절연 스페이서(144a) 하단부 사이의 공간은 제1 폭(W1a)을 가질 수 있고, 한쌍의 절연 스페이서(144a) 각각이 가지는 돌출부(144Pa) 사이의 공간은 제1 폭(W1a)보다 작은 제2 폭(W2a)을 가질 수 있다.
즉, 한쌍의 절연 스페이서(144a) 사이에 한정되는 공간은 한쌍의 절연 스페이서(144a) 하단으로부터 기판(110)의 주면에 수직인 방향 (Z 방향)을 따라서 일정한 제1 폭(W1a)을 가지고 연장되다가, 돌출부(144Pa) 사이에서 제1 폭(W1)보다 작은 제2 폭(W2)을 가지도록 좁아질 수 있다. 따라서 한쌍의 절연 스페이서(144a) 사이에 한정되는 공간은 한쌍의 절연 스페이서(144a)의 상부, 구체적으로 한쌍의 절연 스페이서(144a)의 최상단에서 가장 좁은 폭인 제2 폭(W2a)을 가질 수 있다.
게이트 절연막(120a)은 한쌍의 절연 스페이서(144a) 사이에 한정되는 공간의 내면을 덮도록 형성될 수 있다. 게이트 전극(140a)은 게이트 절연막(120) 상을 덮으며, 한쌍의 절연 스페이서(144a) 사이에 한정되는 공간을 채우도록 형성될 수 있다.
게이트 전극(140a)의 일방향(Y 방향)의 폭은 기판(110)의 주면에 수직인 방향 (Z 방향)을 따라서, 한쌍의 절연 스페이서(144a) 사이에 한정되는 공간의 폭의 변화와 유사한 양상을 가지며 변할 수 있다.
게이트 전극(140a)은, 한쌍의 절연 스페이서(144a) 사이에 한정되는 공간 중 제1 폭(W1a)을 가지는 부분에 배치되는 기저부(140Ba), 제2 폭(W2a)을 가지는 부분에 배치되는 협폭부(140Na)로 이루어질 수 있다. 게이트 전극(140a)의 협폭부(140Na)는 기저부(140Ba)보다 좁은 폭을 가질 수 있다. 따라서, 게이트 전극(140a)은 절연 스페이서(144a)가 가지는 돌출부(144Pa)에 대응하는 곳의 측벽, 즉 게이트 전극(140a)의 협폭부(140Na)의 측벽에 덴트(dent)를 가질 수 있다. 즉, 한쌍의 절연 스페이서(144a) 각각을 향하는 게이트 전극(140a)의 상부의 양측벽에는 덴트가 형성될 수 있다.
반도체 소자(200a)는 도 2 내지 도 15b에서 설명한 반도체 소자의 제조 방법을 통하여 형성할 수 있다. 구체적으로, 반도체 소자(200a)는 게이트 전극(140a) 및 게이트 절연막(120)을 형성하기 위한 게이트 전극 물질층(도 15a 및 도 15b의 140P) 및 고유전물질막(도 15a 및 도 15b의 124P)의 일부분을 제거하는 평탄화 공정을 수행하는 과정에서, 게이트 전극 물질층(140P) 및 고유전물질막(124P)의 일부분과 함께, 절연 스페이서(144)의 상측 일부분을 함께 제거하여 형성할 수 있다.
즉, 도 1c에 보인 한쌍의 절연 스페이서(144) 사이에 한정되는 공간 중, 제2 폭(W2)을 가지도록 좁아진 후 다시 넓어지는 부분에 대응하는 한쌍의 절연 스페이서(144)의 상측 일부분을 함께 제거하여, 도 16a 및 도 16b에 보인 한쌍의 절연 스페이서(144a)를 형성할 수 있다.
도 2 내지 도 16b를 함께 참조하면, 절연 스페이서(144a)는 상부에 게이트 전극(140a)을 향해 돌출되는 돌출부(144Pa)를 가지므로, 소스/드레인 영역(162)을 형성하기 위해 SEG 공정을 수행하는 과정에서 더미 게이트 전극(140D)로부터 에피택셜층이 불필요하게 형성하는 것을 방지할 수 있다. 따라서, 불필요하게 형성된 상기 에피택셜층으로 인하여 인접하는 게이트 전극(140a)이 서로 전기적으로 쇼트(short)되는 전기적인 불량을 방지하여, 신뢰성이 향상된 반도체 소자(200a)를 형성할 수 있다.
도 17은 본 발명의 실시 예에 따른 반도체 소자의 주요 구성을 나타내는 단면도이다. 도 17에 있어서, 도 1a 내지 도 16b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명 및 중복되는 설명은 생략할 수 있다.
도 17을 참조하면, 반도체 소자(500)는 제1 영역(R1) 및 제2 영역(R2)을 가지는 기판(110), 및 제1 영역(R1) 및 제2 영역(R2)에 각각 형성된 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)를 포함한다.
제1 영역(R1)과 제2 영역(R2)은 반도체 소자(500)를 형성하기 위한 반도체 웨이퍼 상에서 서로 다른 영역일 수 있다. 일부 실시 예에서, 제1 영역(R1)과 제2 영역(R2)은 반도체 소자(500)를 형성하기 위한 반도체 웨이퍼 상에서 상호 이격된 영역일 수 있다. 일부 실시 예에서, 제1 영역(R1)과 제2 영역(R2)은 반도체 소자(500)를 형성하기 위한 반도체 웨이퍼 상에서 패턴 밀도(pattern density)가 서로 다른 영역일 수 있다. 일부 실시 예에서, 제1 영역(R1)에 형성된 제1 트랜스지스터(TR1)를 구성하는 게이트 전극(140)과 제2 영역(R2)에 형성된 제2 트랜지스터(TR2)를 구성하는 게이트 전극(140a) 각각의 선폭이 서로 다를 수 있다. 일부 실시 예에서, 절연 스페이서(144, 144a) 및 게이트 전극(140, 140a)은 제1 영역(R1)과 제2 영역(R1)에 걸쳐서 형성될 수 있다.
제1 영역(R1)에 형성된 제1 트랜지스터(TR1)는 도 1a 내지 도 1c를 통하여 설명한 트랜지스터(TR)와 동일한 형상을 가질 수 있고, 제2 영역(R2)에 형성된 제2 트랜지스터(TR2)는 도 16a 및 도 16b를 통하여 설명한 트랜지스터(TRa)와 동일한 형상을 가질 수 있다.
구체적으로, 반도체 소자(500)는 제1 영역(R1) 및 제2 영역(R2) 각각에 기판(110)으로부터 기판(110)의 주면에 수직인 방향 (Z 방향)으로 돌출된 핀형 활성 영역(FA), 핀형 활성 영역(FA)의 하부 측벽을 덮는 소자분리막(112), 핀형 활성 영역(FA)의 상면 및 양 측벽을 덮는 게이트 절연막(120), 핀형 활성 영역(FA)의 상면 및 양 측벽 위에서 게이트 절연막(120)을 덮는 게이트 전극(140, 140a), 핀형 활성 영역(FA) 중 게이트 전극(140)의 양 측에 형성되는 한 쌍의 소스/드레인 영역(162), 핀형 활성 영역(FA)의 표면으로부터 차례로 형성된 게이트 절연막(120), 및 게이트 전극(140, 140a)의 양 측에 형성된 절연 스페이서(144, 144a)를 포함한다.
제1 영역(R1) 및 제2 영역(R2) 각각에는 핀형 활성 영역(FA)과 게이트 전극(140, 140a)이 교차하는 부분에서 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)가 형성될 수 있다.
제1 영역(R1)에 형성된 절연 스페이서(144)는 상부에서 게이트 전극(140)을 향해 돌출되는 돌출부(144P)를 가질 수 있다. 따라서 게이트 전극(140)을 향하는 절연 스페이서(144)의 내측벽은 돌출부(144P)에서 게이트 전극(140)을 향하는 만곡부를 가질 수 있다. 게이트 전극(140)의 양 측에 형성된 한쌍의 절연 스페이서(144)는 각각 서로 마주보는 돌출부(144P)를 가질 수 있다. 한쌍의 절연 스페이서(144)가 각각 가지는 돌출부(144P)에 의하여 한쌍의 절연 스페이서(144) 사이의 일 방향(Y 방향)으로의 폭은 돌출부(144P)에서 좁아질 수 있다. 한쌍의 절연 스페이서(144) 각각은 기판(110)으로부터 기판(110)의 주면에 수직인 방향 (Z 방향)으로 연장되면서 일 방향(Y 방향)으로의 폭이 감소하다가 돌출부(144P)에서 폭이 증가되고, 최상단으로 연장되면서 다시 폭이 감소할 수 있다.
제1 영역(R1)에 형성된 게이트 전극(140)의 일방향(Y 방향)의 폭은 기판(110)의 주면에 수직인 방향 (Z 방향)을 따라서, 한쌍의 절연 스페이서(144) 사이에 한정되는 공간의 폭의 변화와 유사한 양상을 가지며 변할 수 있다. 즉, 한쌍의 절연 스페이서(144) 각각을 향하는 게이트 전극(140)의 상부의 양측벽에는 덴트가 형성될 수 있다.
제2 영역(R2)에 형성된 절연 스페이서(144a)는 최상단에서 게이트 전극(140a)을 향해 돌출되는 돌출부(144Pa)를 가질 수 있다. 따라서 게이트 전극(140a)을 향하는 절연 스페이서(144a)의 내측벽은 돌출부(144Pa)에서 게이트 전극(140a)을 향하는 만곡부를 가질 수 있다. 게이트 전극(140a)의 양 측에 형성된 한쌍의 절연 스페이서(144a)는 각각 서로 마주보는 돌출부(144Pa)를 가질 수 있다. 한쌍의 절연 스페이서(144a)가 각각 가지는 돌출부(144Pa)에 의하여 한쌍의 절연 스페이서(144a) 사이의 일 방향(Y 방향)으로의 폭은 돌출부(144Pa)에서 좁아질 수 있다. 한쌍의 절연 스페이서(144a) 각각은 기판(110)으로부터 기판(110)의 주면에 수직인 방향 (Z 방향)으로 연장되면서 일 방향(Y 방향)으로의 폭이 감소하다가 돌출부(144Pa)에서 폭이 증가할 수 있다.
제2 영역(R2)에 형성된 게이트 전극(140a)의 일방향(Y 방향)의 폭은 기판(110)의 주면에 수직인 방향 (Z 방향)을 따라서, 한쌍의 절연 스페이서(144a) 사이에 한정되는 공간의 폭의 변화와 유사한 양상을 가지며 변할 수 있다. 즉, 한쌍의 절연 스페이서(144a) 각각을 향하는 게이트 전극(140a)의 상부의 양측벽에는 덴트가 형성될 수 있다.
도 18은 본 발명의 실시 예에 따른 반도체 소자의 주요 구성을 나타내는 단면도이다. 도 18에 있어서, 도 1a 내지 도 17에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명 및 중복되는 설명은 생략할 수 있다.
도 18을 참조하면, 반도체 소자(500a)는 제1 영역(R1a) 및 제2 영역(R2a)을 가지는 기판(110), 및 제1 영역(R1a) 및 제2 영역(R2a)에 각각 형성된 제1 트랜지스터(TR1a) 및 제2 트랜지스터(TR2a)를 포함한다.
제1 영역(R1a)과 제2 영역(R2a)은 반도체 소자(500a)를 형성하기 위한 반도체 웨이퍼 상에서 서로 다른 영역일 수 있다. 일부 실시 예에서, 제1 영역(R1a)과 제2 영역(R2a)은 반도체 소자(500a)를 형성하기 위한 반도체 웨이퍼 상에서 상호 이격된 영역일 수 있다. 일부 실시 예에서, 제1 영역(R1a)과 제2 영역(R2a)은 반도체 소자(500a)를 형성하기 위한 반도체 웨이퍼 상에서 패턴 밀도가 서로 다른 영역일 수 있다. 일부 실시 예에서, 제1 영역(R1a)에 형성된 제1 트랜스지스터(TR1a)를 구성하는 게이트 전극(140)과 제2 영역(R2a)에 형성된 제2 트랜지스터(TR2a)를 구성하는 게이트 전극(140b) 각각의 선폭이 서로 다를 수 있다.
제1 영역(R1a)에 형성된 제1 트랜지스터(TR1a)는 도 1a 내지 도 1c를 통하여 설명한 트랜지스터(TR)와 동일한 형상을 가질 수 있다. 제2 영역(R2a)에 형성된 제2 트랜지스터(TR2a)는 도 1a 내지 도 1c를 통하여 설명한 트랜지스터(TR)에서 돌출부(144P), 협폭부(140N) 및 상단부(140T)가 제거된 형상 또는 도 16a 및 도 16b를 통하여 설명한 트랜지스터(TRa)에서 돌출부(144Pa) 및 협폭부(140Na)가 제거된 형상을 가질 수 있다. 구체적으로 제2 영역(R2a)에 형성된 제2 트랜지스터(TR2a)는 게이트 전극(140b) 및 게이트 절연막(120)을 형성하기 위한 게이트 전극 물질층(도 15a 및 도 15b의 140P) 및 고유전물질막(도 15a 및 도 15b의 124P)의 일부분을 제거하는 평탄화 공정을 수행하는 과정에서, 게이트 전극 물질층(140P) 및 고유전물질막(124P)의 일부분과 함께, 돌출부(144Pa)를 포함하는 절연 스페이서(144)의 상측 일부분을 함께 제거하여 형성할 수 있다.
구체적으로, 반도체 소자(500a)는 제1 영역(R1a) 및 제2 영역(R2a) 각각에 기판(110)으로부터 기판(110)의 주면에 수직인 방향 (Z 방향)으로 돌출된 핀형 활성 영역(FA), 핀형 활성 영역(FA)의 하부 측벽을 덮는 소자분리막(112), 핀형 활성 영역(FA)의 상면 및 양 측벽을 덮는 게이트 절연막(120), 핀형 활성 영역(FA)의 상면 및 양 측벽 위에서 게이트 절연막(120)을 덮는 게이트 전극(140, 140b), 핀형 활성 영역(FA) 중 게이트 전극(140)의 양 측에 형성되는 한 쌍의 소스/드레인 영역(162), 핀형 활성 영역(FA)의 표면으로부터 차례로 형성된 게이트 절연막(120), 및 게이트 전극(140, 140b)의 양 측에 형성된 절연 스페이서(144, 144b)를 포함한다.
제1 영역(R1a) 및 제2 영역(R2a) 각각에는 핀형 활성 영역(FA)과 게이트 전극(140, 140b)이 교차하는 부분에서 제1 트랜지스터(TR1a) 및 제2 트랜지스터(TR2a)가 형성될 수 있다.
제1 영역(R1a)에 형성된 절연 스페이서(144)는 상부에서 게이트 전극(140)을 향해 돌출되는 돌출부(144P)를 가질 수 있다. 따라서 게이트 전극(140)을 향하는 절연 스페이서(144)의 내측벽은 돌출부(144P)에서 만곡부를 가질 수 있다. 게이트 전극(140)의 양 측에 형성된 한쌍의 절연 스페이서(144)는 각각 서로 마주보는 돌출부(144P)를 가질 수 있다. 한쌍의 절연 스페이서(144)가 각각 가지는 돌출부(144P)에 의하여 한쌍의 절연 스페이서(144) 사이의 일 방향(Y 방향)으로의 폭은 돌출부(144P)에서 좁아질 수 있다. 한쌍의 절연 스페이서(144) 각각은 기판(110)으로부터 기판(110)의 주면에 수직인 방향 (Z 방향)으로 연장되면서 일 방향(Y 방향)으로의 폭이 감소하다가 돌출부(144P)에서 폭이 증가되고, 최상단으로 연장되면서 다시 폭이 감소할 수 있다.
제1 영역(R1a)에 형성된 게이트 전극(140)의 일방향(Y 방향)의 폭은 기판(110)의 주면에 수직인 방향 (Z 방향)을 따라서, 한쌍의 절연 스페이서(144) 사이에 한정되는 공간의 폭의 변화와 유사한 양상을 가지며 변할 수 있다. 즉, 한쌍의 절연 스페이서(144) 각각을 향하는 게이트 전극(140)의 상부의 양측벽에는 덴트가 형성될 수 있다.
제2 영역(R2a)에 형성된 절연 스페이서(144b)는 게이트 전극(140b)을 향해 돌출되는 돌출부를 가지지 않을 수 있다. 따라서 게이트 전극(140b)을 향하는 절연 스페이서(144b)의 내측벽은 실질적으로 기판(110)의 주면에 수직인 방향(Z 방향)을 따라서 절연 스페이서(144b)의 내측벽의 전체 수직 길이에 걸쳐 연장되는 평면을 이룰 수 있다. 한쌍의 절연 스페이서(144b) 각각은 기판(110)으로부터 기판(110)의 주면에 수직인 방향 (Z 방향)으로 연장되면서 일 방향(Y 방향)으로의 폭이 감소할 수 있다.
제2 영역(R2a)에 형성된 게이트 전극(140b)의 일방향(Y 방향)의 폭은 기판(110)의 주면에 수직인 방향 (Z 방향)을 따라서, 일정한 값을 가질 수 있다.
도 19는 본 발명의 실시 예에 따른 반도체 소자의 주요 구성을 나타내는 단면도이다. 도 19에 있어서, 도 1a 내지 도 18에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명 및 중복되는 설명은 생략할 수 있다.
도 19를 참조하면, 반도체 소자(500b)는 제1 영역(R1b) 및 제2 영역(R2b)을 가지는 기판(110), 및 제1 영역(R1b) 및 제2 영역(R2b)에 각각 형성된 제1 트랜지스터(TR1b) 및 제2 트랜지스터(TR2b)를 포함한다.
제1 영역(R1b)과 제2 영역(R2b)은 반도체 소자(500b)를 형성하기 위한 반도체 웨이퍼 상에서 서로 다른 영역일 수 있다. 일부 실시 예에서, 제1 영역(R1b)과 제2 영역(R2b)은 반도체 소자(500b)를 형성하기 위한 반도체 웨이퍼 상에서 상호 이격된 영역일 수 있다. 일부 실시 예에서, 제1 영역(R1b)과 제2 영역(R2b)은 반도체 소자(500b)를 형성하기 위한 반도체 웨이퍼 상에서 패턴 밀도(pattern density)가 서로 다른 영역일 수 있다. 일부 실시 예에서, 제1 영역(R1b)에 형성된 제1 트랜스지스터(TR1b)를 구성하는 게이트 전극(140a)과 제2 영역(R2b)에 형성된 제2 트랜지스터(TR2b)를 구성하는 게이트 전극(140b) 각각의 선폭이 서로 다를 수 있다.
제1 영역(R1b)에 형성된 제1 트랜지스터(TR1b)는 도 16a 및 도 16b를 통하여 설명한 트랜지스터(TRa)와 동일한 형상을 가질 수 있고고, 제2 영역(R2b)에 형성된 제2 트랜지스터(TR2b)는 도 18을 통하여 설명한 제2 트랜지스터(TR2)와 동일한 형상을 가질 수 있다.
구체적으로, 반도체 소자(500b)는 제1 영역(R1b) 및 제2 영역(R2b) 각각에 기판(110)으로부터 기판(110)의 주면에 수직인 방향 (Z 방향)으로 돌출된 핀형 활성 영역(FA), 핀형 활성 영역(FA)의 하부 측벽을 덮는 소자분리막(112), 핀형 활성 영역(FA)의 상면 및 양 측벽을 덮는 게이트 절연막(120), 핀형 활성 영역(FA)의 상면 및 양 측벽 위에서 게이트 절연막(120)을 덮는 게이트 전극(140a, 140b), 핀형 활성 영역(FA) 중 게이트 전극(140)의 양 측에 형성되는 한 쌍의 소스/드레인 영역(162), 핀형 활성 영역(FA)의 표면으로부터 차례로 형성된 게이트 절연막(120), 및 게이트 전극(140a, 140b)의 양 측에 형성된 절연 스페이서(144a, 144b)를 포함한다.
제1 영역(R1b) 및 제2 영역(R2b) 각각에는 핀형 활성 영역(FA)과 게이트 전극(140a, 140b)이 교차하는 부분에서 제1 트랜지스터(TR1b) 및 제2 트랜지스터(TR2b)가 형성될 수 있다.
제1 영역(R1b)에 형성된 절연 스페이서(144a)는 최상단에서 게이트 전극(140a)을 향해 돌출되는 돌출부(144Pa)를 가질 수 있다. 따라서 게이트 전극(140a)을 향하는 절연 스페이서(144a)의 내측벽은 돌출부(144Pa)에서 만곡부를 가질 수 있다. 게이트 전극(140a)의 양 측에 형성된 한쌍의 절연 스페이서(144a)는 각각 서로 마주보는 돌출부(144Pa)를 가질 수 있다. 한쌍의 절연 스페이서(144a)가 각각 가지는 돌출부(144Pa)에 의하여 한쌍의 절연 스페이서(144a) 사이의 일 방향(Y 방향)으로의 폭은 돌출부(144Pa)에서 좁아질 수 있다. 한쌍의 절연 스페이서(144a) 각각은 기판(110)으로부터 기판(110)의 주면에 수직인 방향 (Z 방향)으로 연장되면서 일 방향(Y 방향)으로의 폭이 감소하다가 돌출부(144Pa)에서 폭이 증가할 수 있다.
제1 영역(R1b)에 형성된 게이트 전극(140a)의 일방향(Y 방향)의 폭은 기판(110)의 주면에 수직인 방향 (Z 방향)을 따라서, 한쌍의 절연 스페이서(144a) 사이에 한정되는 공간의 폭의 변화와 유사한 양상을 가지며 변할 수 있다. 즉, 한쌍의 절연 스페이서(144a) 각각을 향하는 게이트 전극(140a)의 상부의 양측벽에는 덴트가 형성될 수 있다.
제2 영역(R2b)에 형성된 절연 스페이서(144b)는 게이트 전극(140b)을 향해 돌출되는 돌출부를 가지지 않을 수 있다. 따라서 게이트 전극(140b)을 향하는 절연 스페이서(144b)의 내측벽은 실질적으로 기판(110)의 주면에 수직인 방향(Z 방향)을 따라서 절연 스페이서(144b)의 내측벽의 전체 수직 길이에 걸쳐 연장되는 평면을 이룰 수 있다. 한쌍의 절연 스페이서(144b) 각각은 기판(110)으로부터 기판(110)의 주면에 수직인 방향 (Z 방향)으로 연장되면서 일 방향(Y 방향)으로의 폭이 감소할 수 있다.
제2 영역(R2b)에 형성된 게이트 전극(140b)의 일방향(Y 방향)의 폭은 기판(110)의 주면에 수직인 방향 (Z 방향)을 따라서, 일정한 값을 가질 수 있다.
도 20은 본 발명의 실시 예에 따른 반도체 소자의 주요 구성을 나타내는 단면도이다. 도 20에 있어서, 도 1a 내지 도 19에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명 및 중복되는 설명은 생략할 수 있다.
도 20을 참조하면, 반도체 소자(500c)는 제1 영역(R1c), 제2 영역(R2c) 및 제3 영역(R3c)을 가지는 기판(110), 및 제1 영역(R1c), 제2 영역(R2c) 및 제3 영역(R3c)에 각각 형성된 제1 트랜지스터(TR1c), 제2 트랜지스터(TR2c) 및 제3 트랜지스터(TR3c)를 포함한다.
제1 영역(R1c), 제2 영역(R2c) 및 제3 영역(R3c)은 반도체 소자(500c)를 형성하기 위한 반도체 웨이퍼 상에서 서로 다른 영역일 수 있다. 일부 실시 예에서, 제1 영역(R1c), 제2 영역(R2c) 및 제3 영역(R3c)은 반도체 소자(500c)를 형성하기 위한 반도체 웨이퍼 상에서 상호 이격된 영역일 수 있다. 일부 실시 예에서, 제1 영역(R1c), 제2 영역(R2c) 및 제3 영역(R3c)은 반도체 소자(500c)를 형성하기 위한 반도체 웨이퍼 상에서 패턴 밀도가 서로 다른 영역일 수 있다. 일부 실시 예에서, 제1 영역(R1c)에 형성된 제1 트랜스지스터(TR1c)를 구성하는 게이트 전극(140), 제2 영역(R2c)에 형성된 제2 트랜지스터(TR2c)를 구성하는 게이트 전극(140a), 및 제3 영역(R3c)에 형성된 제3 트랜지스터(TR3c)를 구성하는 게이트 전극(140b) 중 적어도 하나의 선폭은 서로 다를 수 있다.
제1 영역(R1c)에 형성된 제1 트랜지스터(TR1c)는 도 1a 내지 도 1c를 통하여 설명한 트랜지스터(TR)와 동일한 형상을 가질 수 있고, 제2 영역(R2c)에 형성된 제2 트랜지스터(TR2c)는 도 16a 및 도 16b를 통하여 설명한 트랜지스터(TRa)와 동일한 형상을 가질 수 있고고, 제3 영역(R3c)에 형성된 제3 트랜지스터(TR3c)는 도 18을 통하여 설명한 제2 트랜지스터(TR2)와 동일한 형상을 가질 수 있다.
구체적으로, 반도체 소자(500c)는 제1 영역(R1c), 제2 영역(R2c) 및 제3 영역(R3c) 각각에 기판(110)으로부터 기판(110)의 주면에 수직인 방향 (Z 방향)으로 돌출된 핀형 활성 영역(FA), 핀형 활성 영역(FA)의 하부 측벽을 덮는 소자분리막(112), 핀형 활성 영역(FA)의 상면 및 양 측벽을 덮는 게이트 절연막(120), 핀형 활성 영역(FA)의 상면 및 양 측벽 위에서 게이트 절연막(120)을 덮는 게이트 전극(140, 140a, 140b), 핀형 활성 영역(FA) 중 게이트 전극(140)의 양 측에 형성되는 한 쌍의 소스/드레인 영역(162), 핀형 활성 영역(FA)의 표면으로부터 차례로 형성된 게이트 절연막(120), 및 게이트 전극(140, 140a, 140b)의 양 측에 형성된 절연 스페이서(144, 144a, 144b)를 포함한다.
제1 영역(R1c), 제2 영역(R2c) 및 제3 영역(R3c) 각각에는 핀형 활성 영역(FA)과 게이트 전극(140, 140a, 140b)이 교차하는 부분에서 제1 트랜지스터(TR1c), 제2 트랜지스터(TR2c) 및 제3 트랜지스터(TR3c)가 형성될 수 있다.
제1 영역(R1c)에 형성된 절연 스페이서(144)는 상부에서 게이트 전극(140)을 향해 돌출되는 돌출부(144P)를 가질 수 있다. 따라서 게이트 전극(140)을 향하는 절연 스페이서(144)의 내측벽은 돌출부(144P)에서 만곡부를 가질 수 있다. 게이트 전극(140)의 양 측에 형성된 한쌍의 절연 스페이서(144)는 각각 서로 마주보는 돌출부(144P)를 가질 수 있다. 한쌍의 절연 스페이서(144)가 각각 가지는 돌출부(144P)에 의하여 한쌍의 절연 스페이서(144) 사이의 일 방향(Y 방향)으로의 폭은 돌출부(144P)에서 좁아질 수 있다. 한쌍의 절연 스페이서(144) 각각은 기판(110)으로부터 기판(110)의 주면에 수직인 방향 (Z 방향)으로 연장되면서 일 방향(Y 방향)으로의 폭이 감소하다가 돌출부(144P)에서 폭이 증가되고, 최상단으로 연장되면서 다시 폭이 감소할 수 있다.
제1 영역(R1c)에 형성된 게이트 전극(140)의 일방향(Y 방향)의 폭은 기판(110)의 주면에 수직인 방향 (Z 방향)을 따라서, 한쌍의 절연 스페이서(144) 사이에 한정되는 공간의 폭의 변화와 유사한 양상을 가지며 변할 수 있다. 즉, 한쌍의 절연 스페이서(144) 각각을 향하는 게이트 전극(140)의 상부의 양측벽에는 덴트가 형성될 수 있다.
제2 영역(R2c)에 형성된 절연 스페이서(144a)는 최상단에서 게이트 전극(140a)을 향해 돌출되는 돌출부(144Pa)를 가질 수 있다. 따라서 게이트 전극(140a)을 향하는 절연 스페이서(144a)의 내측벽은 돌출부(144Pa)에서 만곡부를 가질 수 있다. 게이트 전극(140a)의 양 측에 형성된 한쌍의 절연 스페이서(144a)는 각각 서로 마주보는 돌출부(144Pa)를 가질 수 있다. 한쌍의 절연 스페이서(144a)가 각각 가지는 돌출부(144Pa)에 의하여 한쌍의 절연 스페이서(144a) 사이의 일 방향(Y 방향)으로의 폭은 돌출부(144Pa)에서 좁아질 수 있다. 한쌍의 절연 스페이서(144a) 각각은 기판(110)으로부터 기판(110)의 주면에 수직인 방향 (Z 방향)으로 연장되면서 일 방향(Y 방향)으로의 폭이 감소하다가 돌출부(144Pa)에서 폭이 증가할 수 있다.
제2 영역(R2c)에 형성된 게이트 전극(140a)의 일방향(Y 방향)의 폭은 기판(110)의 주면에 수직인 방향 (Z 방향)을 따라서, 한쌍의 절연 스페이서(144a) 사이에 한정되는 공간의 폭의 변화와 유사한 양상을 가지며 변할 수 있다. 즉, 한쌍의 절연 스페이서(144a) 각각을 향하는 게이트 전극(140a)의 상부의 양측벽에는 덴트가 형성될 수 있다.
제3 영역(R3c)에 형성된 절연 스페이서(144b)는 게이트 전극(140b)을 향해 돌출되는 돌출부를 가지지 않을 수 있다. 따라서 게이트 전극(140b)을 향하는 절연 스페이서(144b)의 내측벽은 실질적으로 기판(110)의 주면에 수직인 방향(Z 방향)을 따라서 절연 스페이서(144b)의 내측벽의 전체 수직 길이에 걸쳐 연장되는 평면을 이룰 수 있다. 한쌍의 절연 스페이서(144b) 각각은 기판(110)으로부터 기판(110)의 주면에 수직인 방향 (Z 방향)으로 연장되면서 일 방향(Y 방향)으로의 폭이 감소할 수 있다.
제3 영역(R3c)에 형성된 게이트 전극(140b)의 일방향(Y 방향)의 폭은 기판(110)의 주면에 수직인 방향 (Z 방향)을 따라서, 일정한 값을 가질 수 있다.
도 21은 본 발명의 실시 예에 따른 반도체 소자의 주요 구성을 나타내는 단면도이다. 도 21에 있어서, 도 1a 내지 도 20에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명 및 중복되는 설명은 생략할 수 있다.
도 21을 참조하면, 반도체 소자(510)는 제1 영역(R11) 및 제2 영역(R12)을 가지는 기판(110)을 포함한다. 제2 영역(R12)에는 트랜지스터(R11)가 형성될 수 있다.
제1 영역(R11) 및 제2 영역(R12)에 도시되는 게이트 전극(140-1)은 서로 연결되며 라인 형상으로 연장되는 적어도 하나의 게이트 전극(140-1)의 서로 다른 일부분일 수 있다. 즉, 제1 영역(R11) 및 제2 영역(R12)은, 반도체 소자(510) 내에서 서로 연결되며 라인 형상으로 연장되는 적어도 하나의 게이트 전극(140-1)의 서로 다른 일부분이 위치하는 영역들로, 제1 영역(R11)은 게이트 전극(140-1)의 일부분이 소자분리막(112) 상에 위치하는 영역이고, 제2 영역(R12)은 게이트 전극(140-1)의 일부분이 핀형 활성 영역(FA) 상에 위치하여 트랜지스터(TR11)가 형성되는 영역일 수 있다.
도 6a 및 도 6b에는 소자분리막(112) 및 핀형 활성 영역(FA) 상에서 예비 더미 게이트 전극막(140P)의 상면이, 기판(110)의 주면에 대하여 동일한 레벨을 가지는 것으로 도시되었으나, 핀형 활성 영역(FA)으로부터의 거리, 복수개의 핀형 활성 영역(FA)이 형성된 경우 핀형 활성 영역(FA)이 형성된 밀도 등에 의하여, 소자분리막(112) 중 적어도 일부분 상의 예비 더미 게이트 전극막(140P)의 부분의 상면이, 핀형 활성 영역(FA) 상의 예비 더미 게이트 전극막(140P)의 부분의 상면보다 기판(110)의 주면에 대하여 상대적으로 낮은 레벨을 가질 수 있다.
예비 더미 게이트 전극막(140P)의 상면이 영역에 따라서 다른 레벨을 가지는 경우, 도 7a 및 도 7b에 보인 것과 같이 이온 주입 영역(140I)을 형성하는 과정에서, 주입된 이온의 농도가 가장 높은 부분 또한, 상면의 레벨을 따라서 다른 레벨에 형성될 수 있다.
구체적으로, 소자분리막(112) 중 적어도 일부분 상의 예비 더미 게이트 전극막(140P)의 부분의 상면이, 핀형 활성 영역(FA) 상의 예비 더미 게이트 전극막(140P)의 상면보다 기판(110)의 주면에 대하여 상대적으로 낮은 레벨을 가지는 경우, 이온 주입 영역(140I)을 형성하는 과정에서 예비 더미 게이트 전극막(140P)에 주입된 이온의 농도가 가장 높은 부분 또한, 소자분리막(112) 중 적어도 일부분 상의 예비 더미 게이트 전극막(140P)의 부분이 핀형 활성 영역(FA) 상의 예비 더미 게이트 전극막(140P)의 부분보다 상대적으로 낮은 레벨을 가질 수 있다.
절연 스페이서(144-1)가 가지는 돌출부(144P-1, 144Pa-1)는 예비 더미 게이트 전극막(140P)에 주입된 이온의 농도가 가장 높은 부분을 따라서 형성되므로, 제1 영역(R11)에서 절연 스페이서(144-1)의 부분이 가지는 제1 돌출부(144P-1)와 제2 영역(R12)에서 절연 스페이서(144-1)의 부분이 가지는 제2 돌출부(144Pa-1)는 서로 다른 레벨을 가질 수 있다. 즉, 제1 돌출부(144P-1)보다 제2 돌출부(144Pa-1)는 기판(110)의 주면에 대하여 상대적으로 높은 레벨을 가질 수 있다.
제1 영역(R11), 즉 소자분리막(112) 중 적어도 일부분 상에 배치되는 절연 스페이서(144-1)의 부분 및 게이트 라인(140-1)의 부분은 도 1a 내지 도 1c를 통하여 설명한 절연 스페이서(144) 및 게이트 라인(140)과 유사한 형상을 가질 수 있고, 제2 영역(R12), 즉 핀형 활성 영역(FA)상에 배치되는 절연 스페이서(144-1)의 부분 및 게이트 라인(140-1)의 부분은 도 16a 및 도 16b를 통하여 설명한 절연 스페이서(144a) 및 게이트 라인(140a)과 유사한 형상을 가질 수 있는 바, 자세한 설명은 생략하도록 한다.
도 22는 본 발명의 실시 예에 따른 반도체 소자의 주요 구성을 나타내는 단면도이다. 도 22에 있어서, 도 1a 내지 도 21에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명 및 중복되는 설명은 생략할 수 있다.
도 22를 참조하면, 반도체 소자(520)는 제1 영역(R21) 및 제2 영역(R22)을 가지는 기판(110)을 포함한다. 제2 영역(R22)에는 트랜지스터(R12)가 형성될 수 있다.
제1 영역(R21) 및 제2 영역(R22)에 도시되는 게이트 전극(140-2)은 서로 연결되며 라인 형상으로 연장되는 적어도 하나의 게이트 전극(140-2)의 서로 다른 일부분일 수 있다. 즉, 제1 영역(R21) 및 제2 영역(R22)은, 반도체 소자(520) 내에서 서로 연결되며 라인 형상으로 연장되는 적어도 하나의 게이트 전극(140-2)의 서로 다른 일부분이 위치하는 영역들로, 제1 영역(R21)은 게이트 전극(140-2)의 일부분이 소자분리막(112) 상에 위치하는 영역이고, 제2 영역(R22)은 게이트 전극(140-2)의 일부분이 핀형 활성 영역(FA) 상에 위치하여 트랜지스터(TR12)가 형성되는 영역일 수 있다.
절연 스페이서(144-2)가 가지는 돌출부(144P-2)는 제1 영역(R21)에는 형성되고, 제2 영역(R22)에는 형성되지 않을 수 있다. 제1 영역(R21), 즉 소자분리막(112) 중 적어도 일부분 상에 배치되는 절연 스페이서(144-2)의 부분 및 게이트 라인(140-2)의 부분은 도 1a 내지 도 1c를 통하여 설명한 절연 스페이서(144) 및 게이트 라인(140)과 유사한 형상을 가질 수 있고, 제2 영역(R22), 즉 핀형 활성 영역(FA)상에 배치되는 절연 스페이서(144-2)의 부분 및 게이트 라인(140-2)의 부분은 도 18을 통하여 설명한 절연 스페이서(144b) 및 게이트 라인(140b)과 유사한 형상을 가질 수 있는 바, 자세한 설명은 생략하도록 한다.
또한 별도로 도시하지 않았으나, 제1 영역(R21), 즉 소자분리막(112) 중 적어도 일부분 상에 배치되는 절연 스페이서(144-2)의 부분 및 게이트 라인(140-2)의 부분은 도 16a 및 도 16b를 통하여 설명한 절연 스페이서(144a) 및 게이트 라인(140a)과 유사한 형상을 가지고, 제2 영역(R22), 즉 핀형 활성 영역(FA)상에 배치되는 절연 스페이서(144-2)의 부분 및 게이트 라인(140-2)의 부분은 도 18을 통하여 설명한 절연 스페이서(144b) 및 게이트 라인(140b)과 유사한 형상을 가지는 경우 또한 가능할 수 있다.
도 23은 본 발명의 실시 예에 따른 전자 시스템의 블록 다이어그램이다.
도 23을 참조하면, 전자 시스템(1000)은 콘트롤러(1010), 입출력 장치 (I/O)(1020), 메모리(1030), 및 인터페이스(1040)를 포함하며, 이들은 각각 버스(1050)를 통해 상호 연결되어 있다.
콘트롤러(1010)는 마이크로프로세서 (microprocessor), 디지탈 신호 프로세서, 또는 이들과 유사한 처리 장치 중 적어도 하나를 포함할 수 있다. 입출력 장치(1020)는 키패드 (keypad), 키보드 (keyboard), 또는 디스플레이 (display) 중 적어도 하나를 포함할 수 있다. 메모리(1030)는 콘트롤러(1010)에 의해 실행된 명령을 저장하는 데 사용될 수 있다. 예를 들면, 메모리(1030)는 유저 데이타 (user data)를 저장하는 데 사용될 수 있다.
전자 시스템(1000)은 무선 통신 장치, 또는 무선 환경 하에서 정보를 전송 및/또는 수신할 수 있는 장치를 구성할 수 있다. 전자 시스템(1000)에서 무선 커뮤니케이션 네트워크를 통해 데이타를 전송/수신하기 위하여 인터페이스(1040)는 무선 인터페이스로 구성될 수 있다. 인터페이스(1040)는 안테나 및/또는 무선 트랜시버 (wireless transceiver)를 포함할 수 있다. 일부 실시예에서, 전자 시스템(1000)은 제3 세대 통신 시스템, 예를 들면, CDMA(code division multiple access), GSM (global system for mobile communications), NADC (north American digital cellular), E-TDMA (extended-time division multiple access), 및/또는 WCDMA (wide band code division multiple access)와 같은 제3 세대 통신 시스템의 통신 인터페이스 프로토콜에 사용될 수 있다. 전자 시스템(1000)은 도 1a 내지 도 22에서 설명한 반도체 소자 및 이의 제조 방법 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 제조 방법으로 제조된 반도체 소자들 중 적어도 하나를 포함한다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
110: 기판, 120: 게이트 절연막, 122: 인터페이스막, 124: 고유전막, 140, 140a, 140b, 140-1, 140-2 : 게이트 전극, 144, 144a, 144b, 144-1, 144-2 : 절연 스페이서, 144P, 144Pa, 144P-1, 144Pa-1, 144P-2 : 돌출부, FA : 핀형 활성 영역, 500, 500a, 500b, 500c, 510, 520 : 반도체 소자

Claims (20)

  1. 돌출된 핀형 활성 영역을 가지는 기판;
    상기 핀형 활성 영역의 상면 및 양 측벽을 덮는 게이트 절연막;
    상기 핀형 활성 영역의 상기 상면 및 상기 양 측벽 위에서 상기 게이트 절연막을 덮는 게이트 전극;
    상기 게이트 전극의 양 측벽 상에 형성되는 한쌍의 절연 스페이서; 및
    상기 게이트 전극의 양 측의 상기 기판 상에 형성되는 한쌍의 소스/드레인 영역;을 포함하며,
    상기 한쌍의 절연 스페이서는, 상기 절연 스페이서의 상부에서 상기 게이트 전극을 향해 돌출되는 돌출부를 가지고,
    상기 한쌍의 절연 스페이서 각각이 가지는 돌출부는, 상기 한쌍의 절연 스페이서의 최하단보다 최상단에 더 인접하며 서로 마주보고,
    상기 한쌍의 절연 스페이서 각각의 최상단에서 내측벽의 사이의 폭은, 최하단에서 내측벽 사이의 폭보다 작고,
    상기 한쌍의 절연 스페이서 각각의 내측벽은 최상단부터 최하단까지 연속되는 프로파일을 가지는 반도체 소자.
  2. 제1 항에 있어서,
    상기 돌출부는 상기 절연 스페이서의 최상단보다 상기 기판을 향하여 낮은 부분에 형성되며,
    상기 한쌍의 절연 스페이서 사이에 한정되는 공간은, 상기 한쌍의 절연 스페이서 하단 사이에서 제1 폭을 가지고, 상기 한쌍의 절연 스페이서 각각의 돌출부 사이에서 상기 제1 폭보다 작은 제2 폭을 가지고, 상기 한쌍의 절연 스페이서 최상단 사이에서 상기 제1 폭보다 작고, 상기 제2 폭보다 큰 제3 폭을 가지는 것을 특징으로 하는 반도체 소자.
  3. 제1 항에 있어서,
    상기 돌출부는 상기 절연 스페이서의 최상단에 형성되며,
    상기 한쌍의 절연 스페이서 사이에 한정되는 공간은, 상기 한쌍의 절연 스페이서 하단 사이에서 제1 폭을 가지고, 상기 한쌍의 절연 스페이서 최상단 사이에서 상기 제1 폭보다 작은 제2 폭을 가지는 것을 특징으로 하는 반도체 소자.
  4. 제1 항에 있어서,
    상기 절연 스페이서의 폭은, 상기 절연 스페이서 중 상기 돌출부의 하측보다 상기 돌출부에서 큰 값을 가지며,
    상기 절연 스페이서의 폭은, 상기 돌출부보다 상기 절연 스페이서 중 상기 돌출부의 상측에서 작은 값을 가지는 것을 특징으로 하는 반도체 소자.
  5. 제1 항에 있어서
    상기 절연 스페이서의 상기 돌출부에 대응하는 상기 게이트 전극의 측벽에 덴트(dent)를 가지는 것을 특징으로 하는 반도체 소자.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 핀형 활성 영역을 가지는 기판 상에 예비 더미 게이트 절연막 및 예비 더미 게이트 전극막을 순차적으로 형성하는 단계;
    이온 주입 공정을 통하여, 상기 예비 더미 게이트 전극막에 이온을 주입하여, 상기 예비 더미 게이트 전극막의 상부에 이온 주입 영역을 형성하는 단계;
    상기 예비 더미 게이트 전극막 상에 형성되는 게이트 마스크층을 식각 마스크로, 상기 이온 주입 영역이 형성된 상기 예비 더미 게이트 전극막 및 상기 예비 더미 게이트 절연막을 식각하여 더미 게이트 전극 및 더미 게이트 절연막을 형성하는 단계;
    상기 더미 게이트 전극 및 상기 더미 게이트 절연막의 측벽 상에 절연 스페이서를 형성하는 단계; 및
    상기 핀형 활성 영역의 표면을 시드로 사용하는 선택적 에피택시얼 성장(SEG) 공정을 수행하여, 상기 핀형 활성 영역 상에 소스/드레인 영역을 형성하는 단계;를 포함하되,
    상기 더미 게이트 전극을 형성하는 단계는, 상기 더미 게이트 전극의 상기 이온 주입 영역에 덴트부가 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제13 항에 있어서,
    상기 예비 더미 게이트 전극막 및 상기 예비 더미 게이트 절연막을 식각하여 상기 더미 게이트 전극 및 상기 더미 게이트 절연막을 형성한 후, 상기 더미 게이트 전극 상에 상기 게이트 마스크층의 일부분이 잔류 마스크층으로 잔류하며,
    상기 잔류 마스크층의 하면의 폭은, 상기 더미 게이트 전극의 상면의 폭보다 큰 값을 가지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제14 항에 있어서,
    상기 더미 게이트 전극의 상면의 폭은, 상기 덴트부가 형성된 상기 더미 게이트 전극의 부분의 폭보다 큰 값을 가지고, 상기 더미 게이트 전극의 상기 덴트부보다 하부의 폭보다 작은 값을 가지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 삭제
  17. 삭제
  18. 제13 항에 있어서,
    상기 절연 스페이서는 상기 덴트부에 대응하는 위치에 상기 더미 게이트 전극을 향하는 돌출부를 가지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 제18 항에 있어서,
    상기 절연 스페이서는, 상기 더미 게이트 전극의 양 측벽 상에 한쌍이 형성되며,
    상기 한쌍의 절연 스페이서 각각이 가지는 돌출부는 서로 마주보며,
    상기 한쌍의 절연 스페이서 사이에 한정되는 공간은, 상기 한쌍의 절연 스페이서 하단 사이에서 제1 폭을 가지고, 상기 한쌍의 절연 스페이서 각각의 돌출부 사이에서 상기 제1 폭보다 작은 제2 폭을 가지고, 상기 한쌍의 절연 스페이서 최상단 사이에서 상기 제1 폭보다 작고, 상기 제2 폭보다 큰 제3 폭을 가지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 삭제
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