KR20070073440A - 할로이온주입을 이용한 반도체소자의 제조 방법 - Google Patents

Abstract

본 발명은 텅스텐실리사이드에서 초래된 불소의 게이트산화막으로의 침투를 억제할 수 있는 반도체소자의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 제조 방법은 반도체기판 상에 게이트산화막을 형성하는 단계; 상기 게이트산화막 상에 적어도 도프드 폴리실리콘과 텅스텐실리사이드의 순서로 적층된 복수의 게이트라인을 형성하는 단계; 및 상기 도프드 폴리실리콘의 측면에 수직방향으로 상기 텅스텐실리사이드에 존재하는 불소의 게더링사이트를 형성하는 단계를 포함하고, 상술한 본 발명은 도프드 폴리실리콘 상부의 텅스텐실리사이드에 존재하는 불소가 게이트산화막으로 침투하는 것을 방지할 수 있는 효과가 있다

할로이온주입, 게더링사이트, 불소, 텅스텐실리사이드

Description

할로이온주입을 이용한 반도체소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE USING HALO IMPLANTATION}

도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 도면.

* 도면의 주요 부분에 대한 부호의 설명

11 : 반도체기판 14 : 게이트산화막

15 : 도프드 폴리실리콘 16 : 텅스텐실리사이드

17 : 게이트하드마스크질화막 18 : C-HALO 마스크

19 : 결함면

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 할로(HALO) 이온주입을 이용한 반도체소자의 제조 방법에 관한 것이다.

DRAM 제조 방법에서 게이트전극 물질로 도입된 텅스텐실리사이드(W- Silicide)는 증착시 육불화텅스텐(WF₆) 가스를 사용한다. 따라서, 증착후에 텅스텐실리사이드 내에는 불소원자들이 존재하게 되고, 이 불소(F) 원자들은 후속 열공정을 거치면서 게이트산화막으로 침투하여 게이트산화막의 Si-O 결합을 깨뜨려 Si-F 구조를 가지게 된다. 이러한 Si-F 구조에 의해 게이트산화막(SiO₂)에서 분리된 산소(Oxygen)가 추가로 게이트산화막 아래의 활성영역의 실리콘과 결합하여 SiO₂를 만들게 되어 물리적 두께를 증가시키고, 불소원자 자체가 불순물로 작용하여 전기적 두께도 증가시킨다.

또한, 게이트산화막에 형성된 불소 전하(F Charge)의 전기적 경로(Electrical path)는 항복 경로(Breakdown path)를 형성하여 항복전압(Breakdown voltage) 값을 낮추는 등 소자 특성을 열화시키고, 게이트전극 동작에 주요 변수인 게이트산화막 두께 제어의 어려움을 초래한다.

DRAM 소자의 디자인룰이 줄어들면서 70nm급 소자의 경우 면저항 증가로 인해 텅스텐실리사이드보다 더 면저항이 작은 물질로 대체되어야 하는 상황인 것을 고려하여, 최대한 게이트전극의 저항을 줄이면서 효과적으로 게이트산화막에 침투하는 불소 원자를 게더링하는 방법이 필요하다.

본 발명은 상기 종래기술의 문제점을 해결하기 위해 제안된 것으로, 텅스텐실리사이드에서 초래된 불소의 게이트산화막으로의 침투를 억제할 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 반도체기판 상에 게이트산화막을 형성하는 단계; 상기 게이트산화막 상에 적어도 도프드 폴리실리콘과 텅스텐실리사이드의 순서로 적층된 복수의 게이트라인을 형성하는 단계; 및 상기 도프드 폴리실리콘의 측면에 수직방향으로 상기 텅스텐실리사이드에 존재하는 불소의 게더링사이트를 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 게더링사이트를 형성하는 단계는 상기 복수의 게이트라인 사이을 채우는 감광막을 형성하는 단계; 노광 및 현상으로 패터닝하여 상기 복수의 게이트라인 중에서 마주보는 게이트라인의 일측면들을 오픈시키는 마스크를 형성하는 단계; 및 상기 마스크를 이온주입배리어로 이용한 회절된 이온주입방법으로 상기 도프트 폴리실리콘의 측면에 이온주입을 진행하는 단계를 포함하는 것을 특징으로 하며, 상기 회절된 이온주입방법은 할로이온주입으로 진행하는 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

후술하는 실시예는, 게이트전극 물질인 도프드 폴리실리콘 측면에 게더링사이트(Gettering site)을 형성하는 것으로, 할로이온주입공정을 이용하여 도프트 폴리실리콘 측면에 수직방향으로 불소를 게더링하는 사이트를 형성하는 방법이다.

도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 도면이다.

도 1a에 도시된 바와 같이, 반도체기판(11)의 소자분리지역에 STI(Shallow Trench Isolation) 공정을 이용하여 소자분리막(12)을 형성한다.

이어서, 소자분리막(12)에 의해 정의된 활성영역의 일정 부분을 식각하여 리세스채널을 위한 리세스(13)를 형성한다.

이어서, 리세스(13)의 표면 상에 게이트산화막(14)을 형성한 후, 게이트산화막(14) 상에 도프드 폴리실리콘(Doped polysilicon, 15)을 증착한다. 이때, 도프드 폴리실리콘(15)은 리세스(13)을 완전히 채울때까지 전면에 증착하며 증착후에 CMP(Chemical Mechanical Polishing) 공정을 통해 평탄화를 진행할 수 있다.

이어서, 도프드 폴리실리콘(15) 상에 증착소스로 육불화텅스텐(WF_x, x=1∼10)을 이용하여 텅스텐실리사이드(16)를 증착한다. 이때, 텅스텐실리사이드(16)는 PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition), ALD(Atomic Layer Deposition) 방법을 사용하여 증착한다.

이어서, 텅스텐실리사이드(16) 상에 게이트하드마스크질화막(Gate Hardmask, 17)을 형성한다.

위와 같이, 게이트하드마스크질화막(17)까지 형성한 후에 게이트패터닝을 진행하여 복수의 게이트라인을 형성한다.

도 1b에 도시된 바와 같이, 복수의 게이트라인 사이를 채울때까지 전면에 감 광막을 도포한 후, 노광 및 현상으로 패터닝하여 C-HALO 마스크(18)를 형성한다. 이때, C-HALO 마스크(18)에 의해 오픈되는 지역은 비트라인콘택노드(BLC Node) 부분이다. 나머지 스토리지노드콘택노드 부분은 C-HALO 마스크(18)가 덮는다.

상기 C-HALO 마스크(18)는 비트라인콘택노드에 추가로 불순물을 이온주입하기 위한 것으로 알려져 있다.

도 1c에 도시된 바와 같이, C-HALO 마스크(18)에 의해 오픈된 지역에 대해 할로 이온주입(HALO Implantation)을 진행한다. 이러한 할로 이온주입을 통해 오픈된 지역의 게이트라인의 일측면들이 할로이온주입의 영향을 받는다.

자세히 살펴보면, 본 발명에서 게이트라인의 측면에 게더링사이트를 형성하기 위해 할로이온주입을 이용한다. 이러한 할로(HALO) 이온주입을 위해 사용하는 마스크는 비대칭 채널(Asymmetric channel) 구조를 형성하기 위하여 비트라인콘택노드쪽에 이온주입할 때 사용하는 C-HALO 마스크(18)를 이용한다.

C-HALO 마스크(18)를 이용하여 비트라인콘택노드쪽만 오픈하고, 노드 양쪽 옆의 게이트라인 측면의 도프드 폴리실리콘(15)에 원 타입(One type)으로 앵글(angle)을 주어 이온주입하는 할로 타입(HALO Type)으로 이온주입(이러한 방식을 회절된 이온주입방식이라고 하며, 이를 이용하면 타겟면에만 선택적으로 이온을 주입할 수 있음)하여 결함면(19)을 만든다. 일반적인 이온주입공정에 의한 저농도의 이온주입만으로도 공정 자체가 결정의 결합을 끊는 결함 손상 공정이므로, 이러한 결함 손상에 의한 스트레스만으로 충분한 게더링 효과를 기대할 수 있다. 또한, 게이트라인 측면에 대해 결함면(19)이 수직으로 형성되므로 게이트라인 측면 두께에 영향을 최소화하여 면저항 증가에 영향이 적고, 기존에 사용하는 C-HALO 마스크(18)를 사용하여 이온주입공정을 진행하게 된다.

불소(F)는 원자 사이즈(Size)가 작기 때문에 이동성이 좋고, 낮은 열공정에도 확산이 잘되고, 게이트산화막(14)은 부피 팽창 스트레스로 인해 확산된 불소를 획득하게 되는 것이다. 그러나, 게이트산화막(14)의 부피 팽창 스트레스 영역보다 더 큰 도프드 폴리실리콘(15) 측면에 형성된 결함면(19)이 존재하게 되면 불소가 도프드 폴리실리콘(15) 측면에 형성된 게더링 사이트에서 캡쳐된다.

결국, 본 발명은 게이트전극 물질인 도프드 폴리실리콘(15)의 측면에 수직이온주입방법이 아닌 회절된 이온주입방법, 예컨대 할로이온주입방법을 통해 수직방향으로 결함면(19)을 만들어서 불소의 게더링사이트를 형성한다. 이러한 할로이온주입을 이용하여 결함면(19)에 의한 게더링사이트를 만들면 도프드 폴리실리콘(15)의 상부의 텅스텐실리사이드(16)에 존재하는 불소가 게이트산화막(14)으로 침투하는 것을 방지한다. 즉, 결함면(19)에 의한 게더링사이트가 불소를 캡쳐하기 때문에, 불소가 게이트산화막(14)으로 침투하는 것을 방지한다.

바람직하게, 할로이온주입시 그 깊이는 도프드 폴리실리콘(15)의 측면에서 1 ∼xÅ으로 하는데, 여기서, x는 게이트라인의 전체폭의 1/2을 넘지 않는다.

도 1d에 도시된 바와 같이, C-HALO 마스크(18)를 스트립으로 제거한다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명은 불소가 게이트산화막으로 침투하는 것을 방지하여 게이트산화막의 물리적 전기적 두께가 증가되는 것을 억제하므로써 게이트의 두께 제어가 예측가능하여 소자의 전기적 특성을 확보할 수 있는 효과가 있다.

또한, 본 발명은 불소 침투를 방지하므로 게이트산화막의 항복전압을 증가시킬 수 있는 효과가 있다.

또한, 게더링면을 수평으로 형성할 때 게이트의 면저항 증가 등이 우려되지만, 수직으로 형성된 게더링면은 면저항 증가에 영향이 작아 효과적이다.

그리고, 이온주입후 후속 열공정에서 결정의 결합이 재배치되는 것에 의해 도프드 폴리실리콘의 스트레스가 증가하게 되고, 증가된 스트레스에 의해 결정의 재결정화가 일어나면 게이트라인 자체가 비트라인콘택노드쪽으로 기울어지 효과도 나타나게 되어 비트라인콘택노드쪽의 오픈 공간에 비해 상대적으로 작은 스토리지노드콘택노드의 오픈공간을 확보할 수 있다.

Claims (7)

1. 반도체기판 상에 게이트산화막을 형성하는 단계;

   상기 게이트산화막 상에 적어도 도프드 폴리실리콘과 텅스텐실리사이드의 순서로 적층된 복수의 게이트라인을 형성하는 단계; 및

   상기 도프드 폴리실리콘의 측면에 수직방향으로 상기 텅스텐실리사이드에 존재하는 불소의 게더링사이트를 형성하는 단계

   를 포함하는 반도체소자의 제조 방법.
2. 제1항에 있어서,

   상기 게더링사이트를 형성하는 단계는,

   상기 복수의 게이트라인 사이을 채우는 감광막을 형성하는 단계;

   노광 및 현상으로 패터닝하여 상기 복수의 게이트라인 중에서 마주보는 게이트라인의 일측면들을 오픈시키는 마스크를 형성하는 단계; 및

   상기 마스크를 이온주입배리어로 이용한 회절된 이온주입방법으로 상기 도프트 폴리실리콘의 측면에 이온주입을 진행하는 단계

   를 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.
3. 제2항에 있어서,

   상기 회절된 이온주입방법은 앵글을 주어 이온주입하는 할로이온주입방식으로 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
4. 제2항에 있어서,

   상기 이온주입시의 이온주입 깊이는,

   상기 도프드 폴리실리콘의 측면에서 1 ∼xÅ으로 하는데, 상기 x는 게이트라인의 전체폭의 1/2을 넘지 않는 것을 특징으로 하는 반도체소자의 제조 방법.
5. 제2항에 있어서,

   상기 마주보는 게이트라인 사이의 반도체기판은 비트라인콘택노드인 것을 특징으로 하는 반도체소자의 제조 방법.
6. 제2항에 있어서,

   상기 마주보는 게이트라인은 리세스 구조인 것을 특징으로 하는 반도체소자의 제조 방법.
7. 제1항 내지 제6항 중 어느 한 항에 있어서,

   상기 텅스텐실리사이드의 증착소스로는 육불화텅스텐(WF_x, x=1∼10)을 사용하는 것을 특징으로 하는 반도체소자의 제조 방법.

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