KR101150462B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 3차원 게이트 형성시 게이트 폴리실리콘층 증착과 동시에 균일한 농도의 보론 이온을 도핑시킬 수 있으며, N형 불순물 이온을 주입하여 채널영역으로의 보론 이온 침투나 게이트 공핍 현상을 방지하는 기술을 개시한다.
Description
도 1는 N형 불순물 이온 주입의 농도에 따른 보론 이온의 농도를 나타낸 그래프.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 3차원 게이트 형성시 게이트 폴리실리콘층 증착과 동시에 균일한 농도의 보론 이온을 도핑시킬 수 있으며, N형 불순물 이온을 주입하여 채널영역으로의 보론 이온 침투나 게이트 공핍 현상을 방지하는 기술을 개시한다.
반도체 소자가 점점 작아짐에 따라 낮은 셀 콘택 저항과 리프레쉬 특성을 확보하기 위해서 리세스 게이트와 핀 형 게이트가 적용되고 있다. 상기와 같은 구조에서는 적당한 Vt를 맞추기가 힘들어 P형 게이트의 적용이 필수적이다.
종래 기술에 따른 반도체 소자의 P형 게이트 형성 방법은 소자분리막이 구비된 반도체 기판을 소정 깊이 식각하여 리세스 게이트 영역을 형성한 후 상기 리세 스 게이트 영역을 포함하는 기판 전면에 게이트 산화막을 형성한다.
다음에, 구조물 전면에 도핑되지 않은 폴리실리콘층을 형성하고, P형 불순물 이온 주입 공정을 수행한다.
그 다음에, 게이트 금속층 및 게이트 하드마스크층의 적층구조를 형성한 후 패터닝하여 게이트 패턴을 형성한다.
최근에는 인시투(In-Situ) 공정을 수행하여 보론 이온이 도핑된 폴리실리콘층을 형성하는 공정을 적용한다.
도 1를 참조하면, 보론 이온이 도핑된 폴리실리콘층의 경우에 보론 이온의 농도가 반도체 기판이 리세스된 깊이에 관계없이 일정하게 유지되지만 보론 이온의 활성도가 높아 후속 열처리 공정에서 보론의 확산이 심하게 발생되는 것을 알 수 있다.
상술한 종래 기술에 따른 반도체 소자의 제조 방법에서, 후속 열처리 공정등으로 인하여 보론 이온이 반도체 기판의 채널 영역으로 침투되어 Vt 이동 및 오프 커런트가 증가되고, 상부의 게이트 금속층으로 확산되는 현상도 발생하여 게이트 공핍현상을 유발하여 온 커런트가 감소되어 트랜지스터의 특성을 열화되는 문제점이 있다.
상기 문제점을 해결하기 위하여, 3차원 게이트 형성시 게이트 폴리실리콘층 증착과 동시에 균일한 농도의 보론 이온을 도핑시킬 수 있으며, N형 불순물 이온을 주입하여 채널영역으로의 보론 이온 침투나 게이트 공핍 현상을 방지하는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 제조 방법은
소자 분리막이 구비된 반도체 기판을 식각하여 리세스 게이트 영역을 형성하는 단계와,
상기 리세스 게이트 영역을 포함하는 반도체 기판 표면에 게이트 산화막을 형성하는 단계와,
상기 게이트 산화막이 형성된 상기 반도체 기판 상부에 보론 이온이 도핑된 폴리실리콘층을 형성하는 단계와,
상기 폴리실리콘층 전면에 N형 불순물 이온을 주입하는 단계와,
상기 폴리실리콘층 상부에 게이트 금속층 및 하드마스크층의 적층구조를 형성하는 단계와,
상기 적층구조 및 폴리실리콘층을 식각하여 게이트 패턴을 형성하는 단계와,
상기 게이트 패턴 측벽에 스페이서를 형성하는 단계를 포함하는 것을 특징으로 한다.
삭제
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 2a를 참조하면, 소자분리막(110)이 구비된 반도체 기판(100)을 소정 깊이 식각하여 리세스 게이트 영역(115)를 형성한다.
여기서, 리세스 게이트 영역은 1000 내지 2000Å의 깊이로 형성한다.
도 2b를 참조하면, 리세스 게이트 영역(115)를 포함하는 반도체 기판(100) 상부에 게이트 산화막(120)을 형성한 후 전체 표면 상부에 1.0E14 내지 5.0E20/cm3농도의 보론 이온이 도핑된 폴리실리콘층(125)를 형성한다.
여기서, 게이트 산화막(120)은 750 내지 900℃의 퍼니스에서 습식 산화 방식을 수행하여 25 내지 60Å의 두께로 형성하며, 게이트 산화막(120) 형성 후에 플라즈마를 이용한 표면 처리 공정을 수행하는 단계를 더 포함하는 것이 바람직하다.
또한, 보론 이온이 도핑된 폴리실리콘층(125)은 증착과 동시에 보론 이온이 도핑되는 인시투(In-Situ) 공정을 수행하여 형성하며, 폴리실리콘층(125)은 LP-CVD 방식으로 600 내지 1500Å의 두께로 형성하는 것이 바람직하다.
이때, 상기 인시투 공정은 B2H6 및SiH4 를 증착가스로 사용하며, 5 내지 80 torr의 압력, 510 내지 550℃의 온도에서 진행하는 것이 바람직하다.
도 2c를 참조하면, 전체 표면 상부에 N형 불순물 이온을 주입한다.
여기서, N형 불순물 이온 주입은 1.0E14 내지 5.0E14/cm3의 농도로, 10 내지 20 KeV의 에너지를 사용하여 P31 이온 주입을 수행하거나, 1.0E14 내지 5.0E14/cm3의 농도로, 20 내지 40 KeV의 에너지를 사용하여 As27 이온 주입을 수행하는 것이 바람직하다.
도 2d를 참조하면, 폴리실리콘층(125) 상부에 게이트 금속층(130) 및 게이트 하드마스크층(135)의 적층 구조를 형성한다.
이때, 게이트 금속층(130) 증착 전에 배리어막으로 텅스텐 실리사이드, 티타늄질화막 또는 텅스텐질화막을 형성하는 단계를 더 포함할 수도 있다.
여기서, 게이트 금속층(130)은 텅스텐 실리사이드 또는 텅스텐층을 형성하며, 상기 텅스텐 실리사이드층은 800 내지 1300Å의 두께로 형성하며, 텅스텐층은 250 내지 500Å의 두께로 형성한다.
도 2e를 참조하면, 구조물 상부에 게이트 영역을 정의하는 감광막 패턴(미도시)을 형성하고, 상기 감광막 패턴(미도시)을 마스크로 상기 적층 구조 및 폴리실리콘층(125)을 식각하여 게이트 패턴을 형성한다.
도 2f를 참조하면, 상기 게이트 패턴 측벽에 스페이서(140)를 형성한다.
이때, 스페이서(140) 형성 등의 열처리 공정에 따라 N형 불순물이 확산되고 이로 인해 보론의 확산을 방지할 수 있다.
본 발명에 따른 반도체 소자의 제조 방법은 3차원 게이트 형성시 게이트 폴리실리콘층 증착과 동시에 균일한 농도의 보론 이온을 도핑시킬 수 있으며, N형 불순물 이온을 주입하여 채널영역으로의 보론 이온 침투나 게이트 공핍 현상을 방지하는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (15)
- 소자 분리막이 구비된 반도체 기판을 식각하여 리세스 게이트 영역을 형성하는 단계;상기 리세스 게이트 영역을 포함하는 상기 반도체 기판 표면 게이트 산화막을 형성하는 단계;상기 게이트 산화막이 형성된 상기 반도체 기판 상부에 보론 이온이 도핑된 폴리실리콘층을 형성하는 단계;상기 보론 이온이 도핑된 폴리실리콘층 전면에 N형 불순물 이온을 주입하는 단계;상기 폴리실리콘층을 포함하는 상기 반도체 기판 상부에 게이트 금속층 및 하드마스크층의 적층구조를 형성하는 단계;상기 적층구조 및 폴리실리콘층을 식각하여 게이트 패턴을 형성하는 단계; 및상기 게이트 패턴 측벽에 스페이서를 형성하여 상기 보론 이온이 도핑된 폴리실리콘 내에 상기 N형 불순물 이온을 확산시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 리세스 게이트 영역은 1000 내지 2000Å의 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 게이트 산화막을 형성하는 단계는 750 내지 900℃의 퍼니스에서 습식 산화 방식으로 25 내지 60Å의 산화막을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 삭제
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 보론 이온이 도핑된 폴리실리콘층을 형성하는 단계에서,상기 폴리실리콘층의 형성과 동시에 보론 이온이 도핑되는 인시투(In-Situ) 공정인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 폴리실리콘층은 LP-CVD 방식으로 600 내지 1500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.제 5 항에 있어서,상기 인시투 공정은 B2H6 및SiH4 를 증착가스로 사용하는 것을 특징으로 하는반도체 소자의 제조 방법.
- 청구항 8은(는) 설정등록료 납부시 포기되었습니다.제 5 항에 있어서,상기 인시투 공정은 5 내지 80 torr의 압력, 510 내지 550℃의 온도에서 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 청구항 9은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 보론 이온의 농도는 1.0E14 내지 5.0E20/cm3인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 청구항 10은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 N형 불순물 이온은 P31 또는 As75를 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 청구항 11은(는) 설정등록료 납부시 포기되었습니다.제 10 항에 있어서,상기 P31 이온 주입은 1.0E14 내지 5.0E14/cm3의 농도로, 10 내지 20 KeV의 에너지를 사용하여 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 청구항 12은(는) 설정등록료 납부시 포기되었습니다.제 10 항에 있어서,상기 As75 이온 주입은 1.0E14 내지 5.0E14/cm3의 농도로, 20 내지 40 KeV의 에너지를 사용하여 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 청구항 13은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 게이트 금속층은 텅스텐 실리사이드 또는 텅스텐층을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 청구항 14은(는) 설정등록료 납부시 포기되었습니다.제 13 항에 있어서,상기 텅스텐 실리사이드층은 800 내지 1300Å의 두께로 형성하며, 텅스텐층은 250 내지 500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 청구항 15은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 보론 이온이 도핑된 폴리실리콘층을 형성하는 단계 후 배리어막으로 텅스텐 실리사이드, 티타늄질화막 또는 텅스텐질화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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Legal Events
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|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |