KR20090070911A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

Info

Publication number
KR20090070911A
KR20090070911A KR1020070139075A KR20070139075A KR20090070911A KR 20090070911 A KR20090070911 A KR 20090070911A KR 1020070139075 A KR1020070139075 A KR 1020070139075A KR 20070139075 A KR20070139075 A KR 20070139075A KR 20090070911 A KR20090070911 A KR 20090070911A
Authority
KR
South Korea
Prior art keywords
impurity doping
epitaxial layer
region
semiconductor device
layer
Prior art date
Application number
KR1020070139075A
Other languages
English (en)
Other versions
KR100915165B1 (ko
Inventor
안태항
이영호
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070139075A priority Critical patent/KR100915165B1/ko
Publication of KR20090070911A publication Critical patent/KR20090070911A/ko
Application granted granted Critical
Publication of KR100915165B1 publication Critical patent/KR100915165B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은 에피택셜층 내에 불순물의 분포를 고르게 할 수 있고, 셀영역의 콘택저항을 감소시킬 수 있는 반도체 소자의 제조방법을 제공하기 위한 것으로, 본 발명은 셀영역과 주변영역을 갖는 기판 상에 게이트패턴을 형성하는 단계; 상기 게이트패턴 사이의 기판에 도핑되지 않은 에피택셜층을 형성하는 단계; 상기 셀영역을 오픈시키는 제1감광막패턴을 형성하는 단계; 상기 셀영역의 에피택셜층에 이온주입깊이가 서로 다른 제1불순물 도핑을 진행하는 단계; 상기 제1감광막패턴을 제거하는 단계; 상기 주변영역을 오픈시키는 제2감광막패턴을 형성하는 단계; 상기 주변영역에 제2불순물 도핑을 진행하는 단계; 상기 제2감광막패턴을 제거하는 단계를 포함하여, 셀영역의 에피택셜층에 이온주입깊이가 서로 다른 불순물 도핑을 진행하여 에피택셜층 내의 도펀트 분포를 균일하게 할 수 있는 효과 및 셀영역의 콘택저항을 감소시킴으로써 소자특성을 개선할 수 있는 효과가 있다.
불순물도핑, 에피택셜, 콘택

Description

반도체 소자의 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 콘택 제조방법에 관한 것이다.
반도체 소자의 디자인 룰(Design rule)이 감소하면서 단채널효과(Short Channel Effect) 및 이로 인한 문턱전압(Threshold Voltage) 감소 등의 소자특성이 열화되는 문제가 발생하고 있다.
단채널효과를 개선하기 위해 셀영역 및 주변영역의 기판 상에 일정두께의 에피택셜층을 형성하는 엘리베이티드 소스/드레인(Elevated Source/Drain) 공정이 적용되고 있다. 엘리베이티드 소스/드레인을 형성하게 되면, 단채널효과를 개선하고, 얕은 접합(Shallow Junction)을 얻을 수 있다.
통상, 에피택셜층을 형성하기 위한 선택적 에피택셜 성장(Selective Epitaxial Growth)은 800℃이상의 고온공정으로 두번 이상 진행하게 되면 열부담(Thermal budget)에 의해 기판에 무리가 가게 되기 때문에, 에피택셜층은 셀영역 과 주변영역을 동시에 형성하고 있다. 또한, 주변영역의 NMOS영역과 PMOS영역에 각각 서로 다른 불순물을 도핑하기 때문에 도핑되지 않은 에피택셜층을 형성하고 있다.
그러나, 셀영역의 경우 도핑되지 않은 에피택셜층을 형성하고, 후속 불순물 도핑공정을 실시하게 되면, 에피택셜층 내에 도핑된 불순물의 분포(Distribution)가 균일하지 않고, 불순물의 활성화(Activation) 역시 부족하여 콘택저항(Contact Resistance, Rc)이 높아지게 되고, 이로 인해 소자특성을 만족시키기 못하는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 에피택셜층 내에 불순물의 분포를 고르게 할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 셀영역의 콘택저항을 감소시킬 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 셀영역과 주변영역을 갖는 기판 상에 게이트패턴을 형성하는 단계; 상기 게이트패턴 사이의 기판에 도핑되지 않은 에피택셜층을 형성하는 단계; 상기 셀영역을 오픈시키는 제1감광막패턴을 형성하는 단계; 상기 셀영역의 에피택셜층 내에 균일한 도핑농도를 갖도록 이온주입깊이가 서로 다른 제1불순물 도핑을 진행하는 단계; 상기 제1감광막패턴을 제거하는 단계; 상기 주변영역을 오픈시키는 제2감광막패턴을 형성하는 단계; 상기 주변영역에 제2불순물 도핑을 진행하는 단계; 상기 제2감광막패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
특히, 제1불순물 도핑은, 이온주입깊이가 서로 다른 불순물 도핑을 2회~4회 진행하되, 이온주입깊이가 서로 다른 불순물 도핑을 2회 진행하는 경우, 이온주입깊이는 상기 에피택셜층 두께의 1/3지점, 2/3지점인 것을 특징으로 한다.
또한, 제1불순물 도핑에서, 각각의 불순물 도핑은 3keV∼100keV의 에너지, 1.0×1013atoms/㎠∼1.0×1017atoms/㎠의 도즈로 진행하며, 에피택셜층 두께의 1/3지점으로 불순물 도핑을 하는 경우 3keV∼50keV의 에너지, 2/3지점으로 불순물 도핑을 하는 경우 51keV∼100keV의 에너지로 진행하는 것을 특징으로 한다.
또한, 에피택셜층은 500℃∼900℃의 온도에서 100Å∼1000Å의 두께로 형성하고, 에피택셜층은 에피택셜실리콘층, 에피택셜저마늄층 및 에피택셜실리콘저마늄층으로 이루어진 그룹 중에서 선택된 어느 하나인 것을 특징으로 한다.
그리고, 주변영역은 NMOS영역과 PMOS영역을 갖고, 제2불순물 도핑은 NMOS영역은 N형 불순물을 도핑하고, PMOS영역에는 P형 불순물을 도핑하는 것을 특징으로 한다.
상술한 본 발명의 반도체 소자의 제조방법은 셀영역의 에피택셜층에 이온주입깊이가 서로 다른 불순물 도핑을 진행하여 에피택셜층 내의 도펀트 분포를 균일하게 할 수 있는 효과가 있다.
따라서, 셀영역의 콘택저항을 감소시킴으로써 소자특성을 개선할 수 있는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 나타내는 공정 단면도이다.
도 1a에 도시된 바와 같이, 셀영역과 주변영역을 갖는 기판(11) 상에 게이트패턴(12)을 형성한다. 기판(11)은 DRAM공정이 진행되는 반도체 기판일 수 있고, 주변영역은 NMOS영역과 PMOS영역을 가질 수 있다. 게이트패턴(12)은 제1전극(12A), 제2전극(12B) 및 게이트하드마스크(12C)의 적층구조 일 수 있고, 제1전극(12A)은 폴리실리콘일 수 있고, 제2전극은 텅스텐 또는 텅스텐실리사이드일 수 있다.
이어서, 게이트패턴(12)의 측벽에 스페이서(13)를 형성한다. 스페이서(13)는 후속 공정에서 게이트패턴(12)의 측벽을 보호하기 위한 것으로, 게이트패턴(12)을 포함하는 기판(12) 전면에 절연막을 형성한 후, 전면식각을 실시하여 게이트패턴(12)의 측벽에 잔류시킬 수 있다. 절연막은 질화막일 수 있고, 산화막 및 질화막의 적층구조일 수 있으며, 산화막/질화막/산화막의 다층구조일 수 있다.
이어서, 기판(11)에 전처리 공정을 진행할 수 있다. 이는, 에피택셜층을 형성하기 전에 기판(11) 표면의 자연산화막 등을 제거하기 위한 것으로, 습식 또는 건식세정으로 진행하거나, 습식 및 건식세정을 혼합하여 진행할 수 있다.
전처리 공정을 습식세정으로 진행하는 경우 HF 용액 계열을 이용하여 진행할 수 있고, 건식세정으로 진행하는 경우 수소, 수소 및 질소의 혼합가스, CF계 가스, NF계 가스 및 NH계 가스로 이루어진 그룹 중에서 선택된 어느 하나로 진행할 수 있다. 또한, 전처리 공정은 30℃∼900℃의 온도에서 진행할 수 있다.
이어서, 게이트패턴(12) 사이의 기판(11) 상에 제1 및 제2에피택셜층(14, 15)을 동시에 형성한다. 제1 및 제2에피택셜층(14, 15)은 에피택셜실리콘층, 에피택셜저마늄층 및 에피택셜실리콘저마늄층으로 이루어진 그룹 중에서 선택된 어느 하나일 수 있으며, 선택적 에피택셜 성장(Selective Epitaxial Growth)방법으로, 도핑되지 않은(Undoped) 에피택셜층으로 형성할 수 있다. 특히, 제1 및 제2에피택셜층(14, 15)은 단채널 효과(Short Channel Effect)를 개선시키기 위한 엘리베이티드 소스/드레인(Elevated Source/Drain)일 수 있다.
제1 및 제2에피택셜층(14, 15)은 LPCVD(Low Pressure Chemical Vapor Deposition), VLPCVD(Very Low Pressure CVD), PECVD(Plasma Enhanced CVD), UHVCVD(Ultrahigh Vacuum CVD), RTCVD(Rapid Thermal CVD), APCVD(Atomsphere Pressure CVD) 및 MBE(Molecular Beam Epitaxy)로 이루어진 그룹 중에서 선택된 어느 하나의 장비에서, 500℃∼900℃의 온도로, 100Å∼1000Å의 두께로 형성할 수 있다.
도 1b에 도시된 바와 같이, 셀영역을 오픈시키는 제1감광막패턴(16)을 형성한다. 제1감광막패턴(16)은 제1 및 제2에피택셜층(14, 15)을 포함하는 기판 전면에 게이트패턴(12)을 충분히 덮도록 감광막을 코팅하고, 노광 및 현상으로 셀영역이 오픈되도록 패터닝하여 형성할 수 있다. 제1감광막패턴(16)에 의해 주변영역의 제2에피택셜층(15)은 보호되고, 셀영역의 제1에피택셜층(14)만 선택적으로 오픈된다.
이어서, 제1에피택셜층(14)에 각각 서로 다른 이온주입깊이(Range Ion Projection)를 갖는 제1불순물 도핑을 진행한다. 제1불순물 도핑은 이온주입깊이가 서로 다른 불순물도핑을 2회∼4회 진행할 수 있으며, 본 발명의 실시예에서는 제1불순물 도핑을 2회 실시하는 공정에 대해 설명하기로 한다. 또한, 설명의 편의를 위해 도 1b 및 도 1c로 나누어 설명하기로 한다.
먼저, 제1에피택셜층(14)에 1차 불순물 도핑을 진행한다. 1차 불순물 도핑은 제1에피택셜층(14)의 총 두께 T의 1/3지점인 T1을 이온주입깊이(Rp)로 하여 진행할 수 있다. 1차 불순물 도핑은 3keV∼50keV의 에너지로 진행할 수 있고, 1.0×1013atoms/㎠∼1.0×1013atoms/㎠의 도즈로 진행할 수 있다. 또한, 1차 불순물 도핑은 인(P) 또는 비소(As)로 진행할 수 있다.
이때, 주변영역은 제1감광막패턴에 의해 보호되어 있으므로 불순물이 도핑되지 않는다.
도 1c에 도시된 바와 같이, 제1에피택셜층(14)에 2차 불순물 도핑을 진행한다. 2차 불순물 도핑은 제1에피택셜층(14)의 총 두께 T의 2/3지점인 T2를 이온주입깊이(Rp)로 하여 진행할 수 있다. 2차 불순물 도핑은 1차 불순물 도핑과 동일한 에너지 및 도즈로 진행할 수 있다. 즉, 2차 불순물 도핑은 51keV∼100keV의 에너지로 진행할 수 있고, 1.0×1013atoms/㎠∼1.0×1017atoms/㎠의 도즈로 진행할 수 있다. 또한, 2차 불순물 도핑은 인(P) 또는 비소(As)로 진행할 수 있다.
위와 같이, 제1에피택셜층(14)에 서로 다른 이온주입깊이를 갖는 제1불순물 도핑을 진행함으로써 제1에피택셜층(14)에 불순물의 분포를 고르게 할 수 있다. 즉, 한번의 이온주입을 진행하는 경우, 이온주입깊이의 타겟이 되는 부분에만 불순물이 집중되어 후속 열공정을 진행하여 활성화를 한다고 하여도 한계가 있으나, 이온주입깊이를 서로 다르게 2회 이상 진행하는 경우 불순물의 집중되는 지역이 적어도 두 곳 이상이 되기 때문에 불순물의 분포를 고르게 할 수 있다. 또한, 동일한 도즈로 2회 이상 진행하게 되면, 한번의 불순물 도핑을 진행하는 경우보다 도핑되는 총 도즈량이 2배 이상이 되기 때문에 제1에피택셜층(14) 내의 불순물의 도즈 증가로 콘택저항이 감소된다. 따라서, 셀영역의 콘택저항 감소로 반도체 소자의 신뢰성 및 수율 등의 소자특성을 개선할 수 있다.
도 1d에 도시된 바와 같이, 제1감광막패턴(16)을 제거한다. 제1감광막패턴(16)은 건식식각으로 제거할 수 있고, 건식식각은 산소스트립일 수 있다.
이어서, 주변영역을 오픈시키는 제2감광막패턴(16)을 형성한다. 제2감광막패턴(16)은 제1 및 제2에피택셜층(14, 15)을 포함하는 전체구조 상에 게이트패턴(12) 사이를 충분히 매립하도록 감광막을 코팅하고, 노광 및 현상으로 주변영역이 오픈되도록 패터닝하여 형성할 수 있다.
이어서, 제2에피택셜층(15)에 제2불순물도핑을 진행한다. 제2불순물도핑은 1회만 진행할 수 있으며, 주변영역이 NMOS영역인 경우 인(P) 또는 비소(As)를 사용하여 도핑할 수 있고, 주변영역이 PMOS영역인 경우 붕소(B) 또는 붕소화합물(BF+, BF2 등)을 사용하여 도핑할 수 있다.
도 1e에 도시된 바와 같이, 제2감광막패턴(17)을 제거한다. 제2감광막패턴(17)은 건식식각으로 제거할 수 있고, 건식식각은 산소스트립일 수 있다.
이어서, 제1 및 제2에피택셜층(14, 15) 상에 게이트패턴(12) 사이를 매립하는 절연층(18)을 형성한다. 절연층(18)은 게이트패턴(12) 사이 및 상부층과의 절연을 위한 것으로, 게이트패턴(12) 사이를 충분히 매립하도록 산화막을 형성하고, 게이트패턴(12)의 상부가 드러나는 타겟으로 평탄화하여 형성할 수 있다.
이어서, 절연층(18) 상에 마스크패턴(19)을 형성한다. 마스크패턴(19)은 랜딩 플러그 콘택홀 영역이 오픈되도록 패터닝할 수 있으며, 감광막패턴 또는 하드마스크패턴과 감광막패턴의 적층구조로 형성할 수 있다.
이어서, 마스크패턴(19)을 식각배리어로 절연층(18)을 식각하여 게이트패턴(12) 사이에 제1에피택셜층(14)을 오픈시키는 랜딩 플러그 콘택홀(20)을 형성한다. 절연층(18)의 식각은 자기정렬콘택식각(Self Aligned Contact Etch)으로 진행할 수 있다.
도 1f에 도시된 바와 같이, 랜딩 플러그 콘택홀(20)에 도전물질을 매립하여 랜딩 플러그 콘택(21)을 형성한다. 도전물질은 에피택셜실리콘, 폴리실리콘 및 금속물질로 이루어진 그룹 중에서 선택된 어느 하나일 수 있으며, 랜딩 플러그 콘택홀(20)에 충분히 매립되도록 도전물질을 매립하고 평탄화하여 랜딩 플러그 콘택(21)을 형성할 수 있다. 이때, 평탄화는 화학적기계적연마(Chemical Mechanical Polishing) 또는 에치백(Etch Back) 공정으로 진행할 수 있다.
도전물질이 에피택셜실리콘 또는 폴리실리콘인 경우, 1.0×1018atoms/㎤∼1.0×1021atoms/㎤의 도즈로 도핑된 에피택셜실리콘 또는 폴리실리콘으로 형성할 수 있다.
도전물질을 금속물질로 형성하는 경우, 제1금속층, 제2금속층 및 제3금속층으로 형성할 수 있다. 제1금속층은 Ti, Co 및 Ni로 이루어진 그룹 중에서 선택된 어느 하나일 수 있으며, 제1금속층은 후속 열공정에 의해 제1에피택셜층(14)과 반응하여 금속실리사이드를 형성할 수 있다. 제2금속층은 배리어금속(Barrier Metal)으로 티타늄질화막(TiN) 또는 텅스텐질화막(WN)일 수 있으며, 제3금속층은 텅스텐일 수 있다.
한편, 본 발명은 에피택셜층에 서로 다른 이온주입깊이를 갖는 불순물 도핑을 2회 진행하였으나, 본 실시예는 이에 한정되지 않고 2회 이상의 불순물 도핑이 가능하다. 또한, 본 발명은 게이트패턴 사이의 콘택 제조방법에 대해 설명하고 있으나, 본 실시예는 게이트패턴 외에 도핑되지 않은 에피택셜층을 형성하고, 후속 이온주입을 진행하는 모든 공정에 응용될 수 있다.
이렇듯, 본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 나타내는 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
11 : 기판 12 : 게이트패턴
13 : 스페이서 14 : 제1에피택셜층
15 : 제2에피택셜층 16 : 제1감광막패턴
17 : 제2감광막패턴 18 : 층간절연막
19 : 마스크패턴 20 : 랜딩 플러그 콘택

Claims (10)

  1. 셀영역과 주변영역을 갖는 기판 상에 게이트패턴을 형성하는 단계;
    상기 게이트패턴 사이의 기판에 언도프드 에피택셜층을 형성하는 단계;
    상기 셀영역을 오픈시키는 제1감광막패턴을 형성하는 단계;
    상기 셀영역의 언도프드 에피택셜층 내에 균일한 도핑농도를 갖도록 이온주입깊이가 서로 다른 제1불순물 도핑을 진행하는 단계;
    상기 제1감광막패턴을 제거하는 단계;
    상기 주변영역을 오픈시키는 제2감광막패턴을 형성하는 단계;
    상기 주변영역에 제2불순물 도핑을 진행하는 단계; 및
    상기 제2감광막패턴을 제거하는 단계
    를 포함하는 반도체 소자의 제조방법.
  2. 제1항에 있어서,
    상기 제1불순물 도핑은,
    이온주입깊이가 서로 다른 불순물 도핑을 2회~4회 진행하는 반도체 소자의 제조방법.
  3. 제2항에 있어서,
    상기 제1불순물 도핑에서,
    상기 이온주입깊이가 서로 다른 불순물 도핑을 2회 진행하는 경우, 이온주입깊이는 상기 에피택셜층 두께의 1/3지점, 2/3지점인 반도체 소자의 제조방법.
  4. 제2항에 있어서,
    상기 제1불순물 도핑에서,
    각각의 불순물 도핑은 1.0×1013atoms/㎠∼1.0×1017atoms/㎠의 도즈로 진행하는 반도체 소자의 제조방법.
  5. 제4항에 있어서,
    상기 에피택셜층 두께의 1/3지점으로 불순물 도핑을 하는 경우 3keV∼50keV의 에너지, 2/3지점으로 불순물 도핑을 하는 경우 51keV∼100keV의 에너지로 진행하는 반도체 소자의 제조방법.
  6. 제1항에 있어서,
    상기 에피택셜층은 500℃∼900℃의 온도에서 100Å∼1000Å의 두께로 형성하는 반도체 소자의 제조방법.
  7. 제1항에 있어서,
    상기 에피택셜층은,
    에피택셜실리콘층, 에피택셜저마늄층 및 에피택셜실리콘저마늄층으로 이루어진 그룹 중에서 선택된 어느 하나인 반도체 소자의 제조방법.
  8. 제1항에 있어서,
    상기 주변영역은 NMOS영역과 PMOS영역을 갖는 반도체 소자의 제조방법.
  9. 제8항에 있어서,
    상기 제2불순물 도핑은,
    상기 NMOS영역은 N형 불순물을 도핑하고, 상기 PMOS영역에는 P형 불순물을 도핑하는 반도체 소자의 제조방법.
  10. 제1항에 있어서,
    상기 언도프드 에피택셜층은 엘리베이트 소스/드레인(Elevated Source/Drain)인 반도체 소자의 제조방법.
KR1020070139075A 2007-12-27 2007-12-27 반도체 소자의 제조방법 KR100915165B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070139075A KR100915165B1 (ko) 2007-12-27 2007-12-27 반도체 소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070139075A KR100915165B1 (ko) 2007-12-27 2007-12-27 반도체 소자의 제조방법

Publications (2)

Publication Number Publication Date
KR20090070911A true KR20090070911A (ko) 2009-07-01
KR100915165B1 KR100915165B1 (ko) 2009-09-03

Family

ID=41322387

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070139075A KR100915165B1 (ko) 2007-12-27 2007-12-27 반도체 소자의 제조방법

Country Status (1)

Country Link
KR (1) KR100915165B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101738894B1 (ko) * 2010-11-04 2017-05-24 삼성전자 주식회사 게이트 형성 방법 및 이를 이용한 반도체 소자의 제조 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100353526B1 (ko) * 1999-06-18 2002-09-19 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR100578218B1 (ko) * 1999-06-24 2006-05-12 주식회사 하이닉스반도체 엘리베이티드 소오스/드레인을 갖는 반도체소자 제조방법
KR100332106B1 (ko) * 1999-06-29 2002-04-10 박종섭 반도체 소자의 트랜지스터 제조 방법
JP2006179947A (ja) * 2006-02-13 2006-07-06 Renesas Technology Corp 半導体集積回路装置の製造方法

Also Published As

Publication number Publication date
KR100915165B1 (ko) 2009-09-03

Similar Documents

Publication Publication Date Title
US9870954B2 (en) Simultaneous formation of source/drain openings with different profiles
US8076735B2 (en) Semiconductor device with trench of various widths
US9478656B2 (en) Method for fabricating a field effect transistor with local isolations on raised source/drain trench sidewalls
US7419867B2 (en) CMOS gate structure comprising predoped semiconductor gate material with improved uniformity of dopant distribution and method of forming the structure
US8551831B2 (en) Silicon germanium and polysilicon gate structure for strained silicon transistors
KR100843879B1 (ko) 반도체 소자 및 그 제조 방법
KR20170074344A (ko) 반도체장치 및 그 제조 방법
US7732280B2 (en) Semiconductor device having offset spacer and method of forming the same
KR100915165B1 (ko) 반도체 소자의 제조방법
KR100753136B1 (ko) 듀얼 폴리실리콘게이트를 구비한 반도체소자 및 그의 제조방법
US7402478B2 (en) Method of fabricating dual gate electrode of CMOS semiconductor device
US10847425B2 (en) Semiconductor devices and fabrication methods thereof
KR20100038631A (ko) 반도체 장치 제조 방법
CN116779615B (zh) 一种集成半导体器件及其制作方法
KR101100752B1 (ko) 반도체 소자의 제조 방법
CN108346698A (zh) 一种半导体器件的制造方法
KR20090044550A (ko) 반도체 소자 형성 방법
KR100915164B1 (ko) 반도체 소자의 제조방법
KR100866704B1 (ko) 반도체 소자 및 그 제조 방법
KR100818403B1 (ko) 모스 트랜지스터 제조 방법
KR100585009B1 (ko) 반도체 소자의 게이트 전극 형성 방법
KR20070088926A (ko) 반도체 소자의 듀얼 게이트 형성방법
KR20020073642A (ko) 반도체 소자의 듀얼 게이트 형성 방법
KR20090068876A (ko) 반도체 소자의 제조방법
US20120108073A1 (en) Method for fabricating semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee