KR20090044550A - 반도체 소자 형성 방법 - Google Patents
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Abstract
본 발명은 2 단계 인시투 붕소 도프트 폴리 실리콘(2-step In-situ Boron Doped Poly Silicon) 및 고농도 B2H6 분위기(flow)에서 어닐(anneal) 공정을 수행하여 저농도 도핑에 따른 PDR(Poly Depletion Ratio) 문제 및 셀 전류 감소 문제를 해결하고, 3차원 NMOS 셀 트랜지스터를 PMOS 셀 트랜지스터로 대체할 수 있고, 실질적으로 높은 문턱 전압, 우수한 오프 전류(off current) 특성 및 높은 온 전류(on current) 특성을 확보할 수 있는 기술을 개시한다.
P형 셀 트랜지스터, 인시투(in-situ), 붕소 도프트 폴리 실리콘, PDR, 리세스 게이트
Description
본 발명은 반도체 소자 형성 방법에 관한 것으로, 더욱 상세하게는 2 단계 인시투 붕소 도프트 폴리 실리콘(2-step In-situ Boron Doped Poly Silicon) 및 고농도 B2H6 분위기(flow)에서 어닐(anneal) 공정을 수행하여 저농도 도핑에 따른 PDR(Poly Depletion Ratio) 문제 및 셀 전류 감소 문제를 해결하고, 3차원 NMOS 셀 트랜지스터를 PMOS 셀 트랜지스터로 대체할 수 있고, 실질적으로 높은 문턱 전압, 우수한 오프 전류(off current) 특성 및 높은 온 전류(on current) 특성을 확보할 수 있는 반도체 소자 형성 방법에 관한 것이다.
반도체 소자의 집적도가 증가하여 디자인 룰(design rule)이 감소하여 채널길이가 감소하여 베리드 채널(buried channel) PMOS 트랜지스터는 높은 전압이 필요하기 때문에 누설 전류(leakage current) 특성이 열화된다.
이를 해결하기 위해 반도체 소자를 구성하는 전자 소자들이 점유하는 평면적 넓이가 축소되더라도(shrink) 낮은 전압에서 구동할 수 있도록 하기 위해 이중 게 이트(dual gate) 구조가 적용되고 있다.
일반적인 이중 게이트 공정은 폴리사이드 구조의 전극에서 하부 폴리 실리콘 형성 시 도핑하지 않은(undoped) 폴리 실리콘(poly silicon)에 이온 주입(implantation)에 의해 도핑된 폴리 실리콘을 형성하여 SC(Surface Channel) 트랜지스터를 구현한다.
또한, 반도체 소자를 구성하는 전자 소자들이 점유하는 평면적 넓이 축소(shrink)에 따라 낮은 셀 콘택 저항과 리프레시 특성 등을 확보하기 위해 리세스 채널 게이트와 핀 셀 등의 3차원 셀 구조가 적용되고 있다.
리세스 채널 게이트와 핀 셀 등과 같은 3차원 셀 구조를 가지는 트랜지스터에 2중 게이트 구조(dual gate scheme)를 적용하는 경우 고농도의 도핑이 필요하다.
하지만, 디자인 룰의 감소에 따라 절연 간격 및 활성영역(active area)이 감소하여 게이트 스택(gate stack)이 높아지면 게이트 라인을 정의(define)하기 어렵고 갭 필(gap fill) 특성이 열화되는 문제점이 있다.
또한, 폴리 실리콘에 대해 이온 주입 방법으로 도핑 공정을 수행하기 때문에 게이트 스택의 높이가 한정되고, 폴리 실리콘의 두께 또한 1000Å 이하로 한정되어 게이트 디플리션(depletion) 및 이온의 침투 현상이 발생하기 때문에 엄격한 이온 주입 에너지 및 농도(dose)의 제어가 필요하다.
특히 셀 영역에서 사용하는 표면 채널형 PMOS 트랜지스터가 리세스 채널 게이트(recess channel gate) 등과 같은 3차원 구조를 갖는 경우 하부에 형성되는 폴 리 실리콘은 고농도가 필요하지만 P+ 이온 주입 방법은 열에 대해 안정적이지 못하여 상부 텅스텐 실리사이드 또는 티타늄 실리사이드 층으로 붕소(boron)가 확산되므로 고농도를 유지하기 어려우며, 실리콘 기판의 채널로 붕소의 침투현상이 발생하여 문턱 전압이 낮아지는 문제점이 발생한다.
본 발명은 후속 열 공정(thermal process)을 진행한 후에도 게이트 산화막과의 경계(interface)에 인접한 영역의 게이트 폴리 실리콘층이 5.0E20/㎤ 이상의 P형 불순물 농도(dopant dose)를 유지할 수 있는 반도체 소자 형성 방법을 제공하는 것을 목적으로 한다.
또한, 본 발명은 후속 열 공정(thermal process) 진행 후에도 폴리 심(poly seam)의 이동 현상을 방지할 수 있는 반도체 소자 형성 방법을 제공하는 것을 목적으로 한다.
또한, 본 발명은 3차원 셀 구조에서 표면 채널형 PMOS 트랜지스터(PMOS Field Effect Transistor)를 구현할 수 있는 반도체 소자 형성 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자 형성 방법은
반도체 기판에 활성영역을 정의하는 소자분리막을 형성하는 단계;
상기 활성영역을 선택적으로 식각하여 리세스 채널을 형성하는 단계;
상기 리세스 채널을 포함하는 상기 반도체 기판 전면에 게이트 산화막을 형성하는 단계;
상기 게이트 산화막 상부에 제 1 도전형으로 도핑된 제 1 폴리 실리콘 층을 형성하는 단계;
어닐 공정을 수행하는 단계; 및
상기 제 1 폴리 실리콘 층 상부에 제 1 도전형으로 도핑된 제 2 폴리 실리콘 층을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 제 1 폴리 실리콘 층 및 상기 제 2 폴리 실리콘 층은 인시투(in-situ) 공정으로 B2H6 및 SiH4를 이용하여 형성하고,
상기 제 1 폴리 실리콘 층은 5~80 torr 압력, 510~550℃ 온도에서 600~1500Å 두께로 증착하고, 상기 B2H6 및 SiH4의 농도는 5.0E20/㎤~6.0E20/㎤가 되도록 하고,
상기 어닐 공정은 고농도 B2H6 분위기(flow)에서 수행하고,
상기 리세스 채널의 디자인 룰은 상기 게이트 패턴의 디자인 룰보다 작게 설정하고,
상기 리세스 채널 하부에 대해 추가로 등방성 식각을 진행하여 벌브 리세스 채널(bulb recess channel)을 형성하는 단계를 더 포함하고,
상기 게이트 산화막은 퍼니스(furnace)를 이용하여 800~900℃ 온도에서 습식 또는 건식 산화 공정으로 25~60Å 두께로 형성하고,
상기 게이트 산화막은 라디칼 산화막(radical oxide), 이중 산화막 구조(dual oxide scheme) 또는 플라즈마 질산화막(plasma nitride oxide)으로 형성하고,
상기 주변 회로 영역의 트랜지스터 영역에 대해 제 2 도전형으로 이온주입 공정을 수행하는 단계를 더 포함하고,
상기 제 2 폴리 실리콘층 상부에 하드 마스크를 형성하는 단계; 및
상기 하드 마스크를 선택 식각하여 주변 회로 영역의 제 2 도전형 트랜지스터를 형성하는 영역을 노출하는 단계를 더 포함하고,
상기 이온 주입 공정은 8.0E15~5.0E16의 농도(dose) 및 10~20KeV 에너지로 진행하고,
상기 제 2 폴리 실리콘 층 상부에 베리어 메탈을 형성하는 단계를 더 포함하고,
상기 베리어 메탈은 텅스텐 실리사이드(Wsi), 티타늄 질화막(TiN), 텅스텐 질화막(WN) 및 이들의 조합 중 선택된 어느 하나로 형성하는 것을 특징으로 한다.
상기한 바와 같이, 본 발명은 고농도 B2H6 어닐(anneal) 및 2 단계 인시투 붕소 도프트 폴리 실리콘(2 step in-situ boron doped poly silicon) 형성 공정을 통해 후속 열 공정(thermal process) 진행 후에도 게이트 산화막과의 경계(interface)에 인접한 영역의 게이트 폴리 실리콘층이 5.0E20/㎤ 이상의 P형 불순물 농도(dopant dose)를 유지할 수 있는 효과가 있다.
또한, 본 발명은 고농도 B2H6 어닐(anneal) 및 2 단계 인시투 붕소 도프트 폴리 실리콘(2 step in-situ boron doped poly silicon) 형성 공정을 통해 후속 열 공정(thermal process) 진행 후에도 폴리 심(poly seam) 이동 현상을 방지할 수 있 는 효과가 있다.
또한, 본 발명은 고농도 B2H6 어닐(anneal) 및 2 단계 인시투 붕소 도프트 폴리 실리콘(2 step in-situ boron doped poly silicon) 형성 공정을 통해 3차원 셀 구조에서 표면 채널형 PMOS 트랜지스터(PMOS Field Effect Transistor)를 구현할 수 있는 효과가 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예는 본 발명의 기술적 사상이 철저하고 완전하게 개시되고 당업자에게 본 발명의 사상이 충분히 전달되기 위해 제공되는 것이다. 또한, 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소를 나타낸다.
본 발명은 2 단계 인시투 붕소 도프트 폴리 실리콘(2-step In-situ Boron Doped Poly Silicon) 및 고농도 B2H6 분위기(flow)에서 어닐(anneal) 공정을 수행하여 저농도 도핑에 따른 PDR(Poly Depletion Ratio) 문제 및 셀 전류 감소 문제를 해결하고, 3차원 NMOS 셀 트랜지스터를 PMOS 셀 트랜지스터로 대체할 수 있고, 실질적으로 높은 문턱 전압, 우수한 오프 전류(off current) 특성 및 높은 온 전류(on current) 특성을 확보할 수 있는 기술을 개시한다.
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자 형성 방법을 나타낸 단면도 들이다. 여기서, (i)은 셀 영역의 단면도이고, (ii)는 주변회로 영역의 NMOS 트랜지스터가 형성되는 영역의 단면도이다.
도 1a를 참조하면, 실리콘 기판(10)에 활성영역(12)을 정의하는 소자분리막(14)을 형성하고, 전면 상부에 HTO(High Temperature Oxidation) 또는 PEO(Plasma Enhanced Oxidation)으로 패드 산화막을 50~100Å의 두께로 형성한다.
전면 상부에 CVD(Chemical Vapor Deposition) 방식으로 하드 마스크용 P형 폴리 실리콘층을 1000~2000Å 두께로 증착하되 1300Å을 최적 두께로 증착하고, 리세스 마스크를 이용하여 P형 폴리 실리콘층에 대해 리세스 채널을 형성하기 위한 노광 및 식각 공정을 수행하여 리세스 채널을 형성하기 위한 P형 폴리 실리콘 하드 마스크를 형성한다. 이때, 리세스 채널의 디자인 룰은 게이트 패턴의 디자인 룰보다 작게 설정한다. 여기서, 리세스 채널을 형성하기 위한 식각 공정은 패드 산화막이 노출될 때까지 진행한다(stop on pad oxide).
한편, 하드 마스크용으로 P형 폴리 실리콘층 대신에 비정질 탄소(amorphous carbon)를 1000~3000Å 두께로 증착하되 2000Å을 최적 두께로 증착할 수 있다.
P형 폴리 실리콘 하드 마스크를 식각 마스크로 이용하여 활성영역(12)의 게이트 예정 영역을 설정된 깊이로 식각하여 리세스 채널을 형성한다. 이때, 활성영역(12)의 P형 폴리 실리콘 하드 마스크는 리세스 채널을 형성하기 위한 식각 공정을 통해 모두 제거된다. 여기서, 리세스 채널은 1000~2000Å 깊이로 형성하되 1600Å를 최적 깊이로 형성한다.
또한, 리세스 채널 하부에 대해 추가로 등방성 식각을 진행하여 볼 형(ball type) 또는 서클 형(circle type) 벌브 리세스 채널(bulb recess channel)을 형성할 수 있다.
이어서, 패드 산화막은 습식 담금 처리(wet dip) 방법으로 제거한다.
실리콘 기판(10)의 식각된 부위의 식각 손상(damage)을 제거하기 위해 열 산화 공정을 통해 희생 산화막(sacrificial oxide)을 형성한다.
이어서, 문턱 전압(threshold voltage) 조절을 위해 비소(As75)를 사용하여 1.0E13~3.0E13의 농도(dose) 및 75~80keV의 에너지로 이온주입 한다.
게이트 산화막을 형성하기 위한 선 세정 공정에서 희생 산화막을 불화 수소 가스(HF)를 이용하여 제거한다. 이때, 희생 산화막은 매우 얇기 때문에 소자 분리막(14)의 손상(damage)은 거의 없다.
게이트 산화막(16)을 퍼니스(furnace)를 이용하여 800~900℃ 온도에서 일반적인 습식 또는 건식 산화 공정으로 25~60Å 두께로 성장시키되, 800℃를 최적 온도로 설정하여 45Å를 최적 두께로 형성한다. 여기서, 게이트 산화막(16)은 라디칼 산화막(radical oxide), 이중 산화막 구조(dual oxide scheme) 또는 플라즈마 질산화막(plasma nitride oxide)으로 형성할 수 있다.
도 1b를 참조하면, 1차 인시투 붕소 도프트 폴리 실리콘(in-situ boron doped poly silicon)으로 B2H6 및 SiH4를 이용하여 제 1 게이트 폴리 실리콘 층(18)을 증착한다. 여기서, 제 1 게이트 폴리 실리콘 층(18)은 5~80 torr 압력, 510~550℃ 온도에서 600~1500Å 두께로 붕소의 농도는 5.0E20/㎤~6.0E20/㎤가 되도록 증착하되, 20 torr 압력 및 530℃ 온도를 최적 조건으로 하여 1000Å을 최적 두 께로 5.0E20/㎤를 최적 붕소의 농도로 증착한다.
도 1c를 참조하면, 제 1 게이트 폴리 실리콘층(18) 내의 붕소의 방출 확산(out-diffusion)을 억제하기 위해 고농도 B2H6 분위기에서 어닐(anneal) 공정을 실시한다.
또한, 고농도 B2H6 분위기에서 어닐 공정을 실시하면 폴리 심(seam) 이동을 방지하여 폴리 심에 의한 문제점도 해결할 수 있다.
도 1d를 참조하면, 고농도 B2H6 분위기에서 어닐을 실시한 후 시간 지연 없이 연속적으로 2차 인시투 붕소 도프트 폴리 실리콘으로 B2H6 및 SiH4를 이용하여 제 2 게이트 폴리 실리콘 층(20)을 증착한다.
도 1e를 참조하면, 주변 회로 영역의 NMOS 트랜지스터를 형성하는 영역을 노출하는(open) N+ 폴리 실리콘 하드 마스크(22)를 형성한다.
N+ 폴리 실리콘 하드 마스크(22)를 이온 주입 마스크로 이용하여 NMOS 트랜지스터의 N형 게이트를 형성하기 위해 NMOS 트랜지스터가 형성되는 영역에 대해 인(P31)을 사용하여 이온주입 한다. 이때, 이온 주입 공정은 8.0E15~5.0E16의 농도(dose) 및 10~20KeV 에너지로 진행하되, 1.0E16의 농도 및 15KeV 에너지를 최적 조건으로 진행한다.
도 1f를 참조하면, 제 2 게이트 폴리 실리콘 층(20) 상부에 텅스텐 실리사이드(WSi) 또는 텅스텐(W)을 증착하여 게이트 전극의 상부 전극(24)을 형성한다. 여기서, 게이트 전극의 상부 전극(24)으로 텅스텐을 사용하는 경우 텅스텐과 제 2 게이트 폴리 실리콘 층(20) 사이에 텅스텐 실리사이드(Wsi), 질화 티타늄(TiN), 질화 텅스텐(WN) 및 이들의 조합 중 선택된 어느 하나로 베리어 메탈(barrier metal)을 형성한다.
이후, 질화막 게이트 하드 마스크를 증착하여 게이트 적층 구조를 형성하고, 게이트 마스크를 이용하여 게이트 스택을 형성한다.
상기한 바와 같이 본 발명은 고농도 B2H6 어닐(anneal) 및 2 단계 인시투 붕소 도프트 폴리 실리콘(2 step in-situ boron doped poly silicon) 형성 공정을 통해 후속 열 공정(thermal process) 진행 후에도 게이트 산화막(16)과의 경계(interface)에 인접한 영역의 게이트 폴리 실리콘층(20)이 5.0E20/㎤ 이상의 P형 불순물 농도(dopant dose)를 유지할 수 있고, 폴리 심(poly seam) 이동 현상도 방지하여, 결과적으로 3차원 셀 구조에서 표면 채널형 PMOS 트랜지스터(PMOS Field Effect Transistor)를 구현한 수 있다.
또한, 본 발명은 채널 길이 방향이 아닌 폭(width) 방향의 활성영역의 증가를 위한 핀 형(fin- type) 트랜지스터 구조에도 적용할 수 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자 형성 방법을 나타낸 단면도들이다.
<도면의 주요 부분에 대한 부호 설명>
10: 반도체 기판 12: 활성영역
14: 소자분리막 16: 게이트 산화막
18: 제 1 폴리 실리콘층 20: 제 2 폴리 실리콘층
22: N+ 폴리 실리콘 하드 마스크 24: 게이트 전극의 상부 전극
Claims (13)
- 반도체 기판에 활성영역을 정의하는 소자분리막을 형성하는 단계;상기 활성영역을 선택적으로 식각하여 리세스 채널을 형성하는 단계;상기 리세스 채널을 포함하는 상기 반도체 기판 전면에 게이트 산화막을 형성하는 단계;상기 게이트 산화막 상부에 제 1 도전형으로 도핑된 제 1 폴리 실리콘 층을 형성하는 단계;어닐 공정을 수행하는 단계; 및상기 제 1 폴리 실리콘 층 상부에 제 1 도전형으로 도핑된 제 2 폴리 실리콘 층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제 1 항에 있어서,상기 제 1 폴리 실리콘 층 및 상기 제 2 폴리 실리콘 층은 인시투(in-situ) 공정으로 B2H6 및 SiH4를 이용하여 형성하는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제 2 항에 있어서,상기 제 1 폴리 실리콘 층은 5~80 torr 압력, 510~550℃ 온도에서 600~1500Å 두께로 증착하고, 상기 B2H6 및 SiH4의 농도는 5.0E20/㎤~6.0E20/㎤가 되도록 하는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제 1 항에 있어서,상기 어닐 공정은 고농도 B2H6 분위기(flow)에서 수행하는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제 1 항에 있어서,상기 리세스 채널의 디자인 룰은 상기 게이트 패턴의 디자인 룰보다 작게 설정하는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제 1 항에 있어서,상기 리세스 채널 하부에 대해 추가로 등방성 식각을 진행하여 벌브 리세스 채널(bulb recess channel)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제 1 항에 있어서,상기 게이트 산화막은 퍼니스(furnace)를 이용하여 800~900℃ 온도에서 습식 또는 건식 산화 공정으로 25~60Å 두께로 형성하는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제 1 항에 있어서,상기 게이트 산화막은 라디칼 산화막(radical oxide), 이중 산화막 구조(dual oxide scheme) 또는 플라즈마 질산화막(plasma nitride oxide)으로 형성하는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제 1 항에 있어서,상기 주변 회로 영역의 트랜지스터 영역에 대해 제 2 도전형으로 이온주입 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제 9 항에 있어서,상기 제 2 폴리 실리콘층 상부에 하드 마스크를 형성하는 단계; 및상기 하드 마스크를 선택 식각하여 주변 회로 영역의 제 2 도전형 트랜지스터를 형성하는 영역을 노출하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제 9 항에 있어서,상기 이온 주입 공정은 8.0E15~5.0E16의 농도(dose) 및 10~20KeV 에너지로 진행하는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제 1 항에 있어서,상기 제 2 폴리 실리콘 층 상부에 베리어 메탈을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제 12 항에 있어서,상기 베리어 메탈은 텅스텐 실리사이드(Wsi), 티타늄 질화막(TiN), 텅스텐 질화막(WN) 및 이들의 조합 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자 형성 방법.
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| US8785267B2 (en) | 2011-12-14 | 2014-07-22 | Samsung Electronics Co., Ltd. | Methods of manufacturing semiconductor devices including transistors |
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- 2007-10-31 KR KR1020070110687A patent/KR20090044550A/ko not_active Application Discontinuation
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