KR100618680B1 - 폴리 실리콘층 형성 방법 - Google Patents
폴리 실리콘층 형성 방법Info
- Publication number
- KR100618680B1 KR100618680B1 KR1020000029764A KR20000029764A KR100618680B1 KR 100618680 B1 KR100618680 B1 KR 100618680B1 KR 1020000029764 A KR1020000029764 A KR 1020000029764A KR 20000029764 A KR20000029764 A KR 20000029764A KR 100618680 B1 KR100618680 B1 KR 100618680B1
- Authority
- KR
- South Korea
- Prior art keywords
- boron
- forming
- silicon layer
- amorphous silicon
- ions
- Prior art date
Links
- 229910021420 polycrystalline silicon Inorganic materials 0.000 title claims abstract description 37
- 229920005591 polysilicon Polymers 0.000 title claims abstract description 37
- 238000004519 manufacturing process Methods 0.000 title description 3
- 229910052796 boron Inorganic materials 0.000 claims abstract description 59
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims abstract description 41
- 238000000034 method Methods 0.000 claims abstract description 33
- -1 boron ions Chemical class 0.000 claims abstract description 31
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 28
- 229910052732 germanium Inorganic materials 0.000 claims abstract description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 16
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 16
- 239000010703 silicon Substances 0.000 claims abstract description 16
- 238000011065 in-situ storage Methods 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 9
- 239000007789 gas Substances 0.000 claims abstract description 8
- 239000004065 semiconductor Substances 0.000 claims abstract description 8
- 239000007772 electrode material Substances 0.000 claims abstract description 7
- 238000005520 cutting process Methods 0.000 claims abstract description 6
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims abstract description 4
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims abstract description 4
- 239000001257 hydrogen Substances 0.000 claims abstract description 4
- 229910052739 hydrogen Inorganic materials 0.000 claims abstract description 4
- 229910000077 silane Inorganic materials 0.000 claims abstract description 4
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 3
- 238000005468 ion implantation Methods 0.000 claims description 21
- 150000002500 ions Chemical class 0.000 claims description 14
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 6
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 6
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 229910021341 titanium silicide Inorganic materials 0.000 claims description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 3
- 239000010937 tungsten Substances 0.000 claims description 3
- 229910052721 tungsten Inorganic materials 0.000 claims description 3
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 3
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 3
- 238000009792 diffusion process Methods 0.000 abstract description 7
- 238000010438 heat treatment Methods 0.000 description 10
- 238000009826 distribution Methods 0.000 description 5
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- High Energy & Nuclear Physics (AREA)
- General Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
본 발명은 게이트 전극용 폴리 실리콘층의 형성시 보론 이온의 농도를 일정하게 유지시켜 폴리 디플리션 현상 및 보론의 확산을 억제되도록 함으로써, 게이트 전극의 문턱전압의 변동이나 트랜지스터 특성을 개선할 수 있는 폴리 실리콘층 형성 방법을 개시한다. 개시된 본 발명의 폴리실리콘층 형성 방법은, 필드 산화막에 의해 분리된 실리콘 반도체 기판의 액티브 영역 위에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 위에 실란(SiH4) 가스 및 붕화수소(B2H6) 가스를 이용해서 500∼1500Å 두께의 인시튜로 보론이 도핑된 비정질 실리콘층을 형성하는 단계; 상기 비정질 실리콘층 위에 감광막을 형성하고, 상기 감광막의 일부를 절개하는 단계; 상기 감광막이 절개되어 노출된 비정질 실리콘층 부분내에 게르마늄 이온을 주입하는 단계; 상기 게르마늄 이온이 주입된 비정질 실리콘층 내에 보론 이온을 주입하는 단계; 상기 일부가 절개된 감광막을 제거하는 단계; 및 상기 보론 이온이 주입된 비정질 실리콘층 위에 게이트 전극 물질을 형성하는 단계;를 포함하는 것을 특징으로 한다.
Description
도 1A 내지 도 1C는 본 발명에 따른 폴리 실리콘층 형성 방법을 설명하기 위한 공정별 단면도.
도 2는 도핑되지 않은 비정질 실리콘층에 보론 이온주입을 한 후 결정입계성장과 열처리 공정을 하기 전의 보론의 폴리실리콘층에서의 농도 분포를 도시한 그래프도
도 3은 도핑되지 않은 비정질 실리콘층에 보론 이온주입 후 열처리 공정을 한 후, 게이트 산화막과 폴리 실리콘층 계면 부근에서 폴리실리콘층의 보론의 농도를 나타낸 그래프도
도 4는 본 발명의 실시예에 의하여 인시튜로 보론이 도핑된 비정질 실리콘층에 게르마늄 이온과 보론 이온을 주입 한 후의 결정입계성장과 열처리 공정을 한 후의 보론의 폴리실리콘층에서의 농도 분포를 도시한 그래프도
* 도면의 주요부분에 대한 부호의 설명 *
1 : 실리콘 기판 2 : 필드 산화막
3 : 게이트 산화막 4 : 폴리 실리콘층
5 : 감광막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 인시튜(in-situ)로 보론(Boron)이 도핑된 실리콘층에 게르마늄 이온과 보론 이온을 주입하여 게이트 산화막(oxide) 계면 부근의 폴리실리콘층의 농도를 일정하게 유지하게 함으로써, 전기적 특성 저하를 방지할 수 있도록 한 폴리 실리콘층 형성 방법에 관한 것이다.
일반적으로, 반도체 소자의 제조 공정에서 폴리 실리콘층은 증착 및 이온 주입공정방법을 통해 전극으로 이용된다. 이온 주입공정은 증착된 언도프 폴리 실리콘(undoped poly silicon)에 이온 주입을 하여 도프된 폴리 실리콘(doped poly silicon)을 형성한다. 그리고, 이온 주입공정 후, 그레인(grain)의 크기를 최대화하고 면저항(sheet resistance)을 낮추기위한 후속 열처리공정이 필요하다.
그러나, P+ 폴리 실리콘 게이트 형성 공정에서는 후속 열처리 공정시 보론 이온이 게이트 전극 물질 쪽으로 확산된다. 이에 따라, 게이트 산화막 계면 부근의 폴리 실리콘층이 일정한 보론 농도를 유지해야 하지만, 폴리 실리콘층에서 게이트 산화막 계면 부근의 보론이 일정농도 이하의 뎁스 프로필(depth profile) 분포를 가짐으로써 폴리 디프레션(poly depletion) 현상이 일어나게 되고, 그 결과, 소자의 전기적 특성이 열화된다. 뿐만 아니라, 후속 열공정에 의하여 게이트 산화막 쪽으로 보론 이온이 침투되어 전기적 특성이 열화된다.
그러나, P+ 폴리 실리콘 게이트 형성 공정에서는 후속 열처리 공정시 보론 이온이 게이트 전극 물질 쪽으로 확산된다. 이에 따라, 게이트 산화막 계면 부근의 폴리 실리콘층이 일정한 보론 농도를 유지해야 하지만, 폴리 실리콘층에서 게이트 산화막 계면 부근의 보론이 일정농도 이하의 뎁스 프로필(depth profile) 분포를 가짐으로써 폴리 디프레션(poly depletion) 현상이 일어나게 되고, 그 결과, 소자의 전기적 특성이 열화된다. 뿐만 아니라, 후속 열공정에 의하여 게이트 산화막 쪽으로 보론 이온이 침투되어 전기적 특성이 열화된다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발 명은 실리콘막 형성시 보론 이온의 농도를 일정하게 유지시켜 폴리 디플리션 현상 및 보론의 확산을 억제되도록 함으로써, 게이트에서의 문턱전압의 변동이나 트랜지스터 특성을 개선할 수 있는 폴리실리콘층 형성 방법을 제공하는데 그 목적이 있다.
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
상기와 같은 목적을 달성하기 위하여, 본 발명은, 필드 산화막에 의해 분리된 실리콘 반도체 기판의 액티브 영역 위에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 위에 실란(SiH4) 가스 및 붕화수소(B2H6) 가스를 이용해서 500∼1500Å 두께의 인시튜로 보론이 도핑된 비정질 실리콘층을 형성하는 단계; 상기 비정질 실리콘층 위에 감광막을 형성하고, 상기 감광막의 일부를 절개하는 단계; 상기 감광막이 절개되어 노출된 비정질 실리콘층 부분내에 게르마늄 이온을 주입하는 단계; 상기 게르마늄 이온이 주입된 비정질 실리콘층 내에 보론 이온을 주입하는 단계; 상기 일부가 절개된 감광막을 제거하는 단계; 및 상기 보론 이온이 주입된 비정질 실리콘층 위에 게이트 전극 물질을 형성하는 단계;를 포함하는 폴리 실리콘층 형성 방법을 제공한다.
여기서, 상기 게이트 산화막은 저압화학기상증착법(LPCVD)을 이용한 열산화막, 또는, 질화 산화막을 사용하는 것을 특징으로 한다.
또한, 상기 인시튜 도핑된 보론의 농도는 3E19∼1E20 atoms/cc로 하는 특징으로 한다.
게다가, 상기 게르마늄 이온 주입은 고전류 이온주입기를 이용하여 이온 주입에너지를 30∼50 KeV으로 하고, 도우즈를 1×1015∼1×1016 ions/cm2로 하면서 실리콘 기판에 수직되도록 하여 수행하는 것을 특징으로 한다.
아우러, 상기 보론 이온 주입은 저에너지 고전류 이온주입기를 이용하여 이온 주입에너지를 2∼20 KeV로 하고, 도우즈를 1×1015∼1×1016 ions/cm2로 하면서 실리콘 기판에 4∼9°경사지게 하여 수행하는 것을 특징으로 한다.
부가해서, 상기 게이트 전극 물질은 텅스텐실리사이드(WSix), 티티늄실리사이드(TiSix) 및 텅스텐(W) 중 어느 하나를 사용하는 것을 특징으로 한다.
여기서, 상기 게이트 산화막은 저압화학기상증착법(LPCVD)을 이용한 열산화막, 또는, 질화 산화막을 사용하는 것을 특징으로 한다.
또한, 상기 인시튜 도핑된 보론의 농도는 3E19∼1E20 atoms/cc로 하는 특징으로 한다.
게다가, 상기 게르마늄 이온 주입은 고전류 이온주입기를 이용하여 이온 주입에너지를 30∼50 KeV으로 하고, 도우즈를 1×1015∼1×1016 ions/cm2로 하면서 실리콘 기판에 수직되도록 하여 수행하는 것을 특징으로 한다.
아우러, 상기 보론 이온 주입은 저에너지 고전류 이온주입기를 이용하여 이온 주입에너지를 2∼20 KeV로 하고, 도우즈를 1×1015∼1×1016 ions/cm2로 하면서 실리콘 기판에 4∼9°경사지게 하여 수행하는 것을 특징으로 한다.
부가해서, 상기 게이트 전극 물질은 텅스텐실리사이드(WSix), 티티늄실리사이드(TiSix) 및 텅스텐(W) 중 어느 하나를 사용하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. 여기서, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략하도록 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. 여기서, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략하도록 한다.
도 1A 내지 도 1C는 본 발명에 따른 폴리 실리콘층 형성 방법을 설명하기 위한 공정별 단면도이다.
먼저, 도 1A를 참조하면, 필드 산화막(2)등에 의해 분리된 실리콘 반도체 기판(1)의 액티브 영역위에 300∼500mTorr의 압력범위 및 480∼580℃의 온도범위로 유지된 반응로 내에서 게이트 산화막(3)을 형성한다. 상기 게이트 산화막(3)은 저압화학기상증착법(LPCVD)을 이용한 열산화막, 또는, 질화 산화막을 사용한다.
이어서, 상기 게이트 산화막(3)이 형성된 실리콘 반도체 기판(1) 위에 실란(SiH4) 가스와 붕화수소(B2H6) 가스를 주입해서 500∼1500Å 두께의 인시튜(in-situ)로 보론이 도핑된 비정질 실리콘층(4)을 형성한다. 이때, 상기 인시튜 도핑된 보론의 농도는 3E19∼1E20 atoms/cc 정도로 한다.
이어서, 상기 게이트 산화막(3)이 형성된 실리콘 반도체 기판(1) 위에 실란(SiH4) 가스와 붕화수소(B2H6) 가스를 주입해서 500∼1500Å 두께의 인시튜(in-situ)로 보론이 도핑된 비정질 실리콘층(4)을 형성한다. 이때, 상기 인시튜 도핑된 보론의 농도는 3E19∼1E20 atoms/cc 정도로 한다.
도 1B를 참조하면, 상기 인시튜로 보론이 도핑된 비정질 실리콘층(4) 위에 감광막(5)을 형성한 후, 게르마늄 이온주입을 위하여 상기 감광막(5)의 일부를 절개한다. 그런다음, 상기 감광막(5)의 일부가 절개되어 노출된 인시튜로 보론이 도핑된 비정질 실리콘층(4) 부분 내에 상기 비정질 실리콘층(4)의 두께를 고려한 적절한 에너지와 도우즈 조건으로 게르마늄 이온을 주입한다.
여기서, 상기 게르마늄 이온 주입은 고전류 이온주입기를 이용해서 진행하며, 이온 주입에너지는 30∼50KeV 정도로 하고, 도우즈는 1×1015∼1×1016 ions/cm2 정도로 하여 실리콘 기판에 수직되도록 해서 수행한다.
도 1C를 참조하면, P+ 폴리 게이트를 형성하기 위하여 게르마늄 이온이 주입된 비정질 실리콘층(4) 내에 상기 비정질 실리콘층(4)의 두께를 고려해서 적절한 에너지와 도우즈 조건으로 보론 이온을 주입한다.
여기서, 상기 보론 이온 주입은, 저에너지 고전류 이온주입기를 이용하고, 이온 주입에너지는 2∼20KeV 정도로 하며, 도우즈는 1×1015∼1×1016 ions/cm2 정도로 하고, 4∼9°경사지게 하여 수행한다.
그리고나서, 도시되지는 않았으나, 일부분이 절개된 감광막을 제거한 후, 게르마늄 이온 및 보론 이온이 주입된 비정질 실리콘층(4) 상에, 예컨데, 텅스텐실리사이드(WSix), 티타늄실리사이드(TiSix), 또는, 텅스텐(W) 중 어느 하나로 이루어진 게이트 전극 물질을 형성한다.
도 2는 도핑되지 않은 비정질 실리콘층에 보론 이온주입을 한 후 결정입계성장과 열처리 공정을 하기 전의 보론의 폴리실리콘층에서의 농도 분포를 도시한 그래프이다. 도시된 바와 같이, 비정질 상태에서 보론은 폴리실리콘층에서 농도 프로파일(profile)을 갖게 되는데, 중간 부분에서 보론의 농도가 가장 높게 나타났고 하단부로 갈수록 보론의 농도가 줄어드는 것으로 나타났다.
도 3은 도핑되지 않은 비정질 실리콘층에 보론 이온주입 후 열처리 공정을 한 후, 게이트 산화막과 폴리 실리콘층 계면 부근에서 폴리실리콘층의 보론의 농도를 나타낸 그래프도이다.
도시된 바와 같이, 도핑되지 않은 비정질 실리콘층에 보론 이온주입을 한 후 열처리 공정후에는 게이트 전극 쪽으로 보론의 외부확산으로 인하여 게이트 산화막과 폴리 실리콘층 계면 부근의 폴리실리콘층에서의 보론의 농도가 1E20 미만을 나타내고 있다.
도 4는 본 발명의 폴리 실리콘층 형성 방법에 따라 인시튜로 보론이 도핑된 비정질 실리콘층(4)에 게르마늄 이온과 보론 이온을 주입 한 후의 결정입계성장과 열처리 공정을 한 후의 보론의 폴리실리콘층(4)에서의 농도 분포를 도시한 그래프이다.
도시된 바와 같이, 본 발명의 폴리실리콘층(4)의 형성 방법에 따라 형성된 폴리 실리콘층(4)내에서 인시튜 보론과 이온주입된 보론의 농도가 기존의 열처리 공정보다 낮은 온도에서 게이트 산화막와 폴리실리콘층의 계면 부근에서 합쳐져서 폴리 실리콘층(4)내에서 1E20 이상의 균일한 농도의 보론의 프로파일을 갖게 된다. 따라서, 게르마늄에 의하여 보론의 확산을 낮추고 이동도(mobility)는 높게 만듬으로써, 게이트 산화막 쪽으로 보론이 침투되는 현상을 억제시킬 수 있다.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체 소자의 폴리 실리콘층 형성 방법에 의하면, 인시튜로 보론이 도핑된 실리콘층을 형성한 구조에서, 게르마늄 이온주입과 보론 이온주입공정을 수행하면 기존 공정의 보론 이온만을 이온주입한 경우보다 폴리실리콘층내에서 보론의 농도가 1E20 이상의 분포를 가질 수 있어 게이트 공핍에 의해서 게이트 산화막의 두께가 증가하는 것과 같은 현상을 방지 할 수 있다. 또한, 게르마늄 이온 주입으로 인하여, 기존의 후속 열공정보다 낮은 온도에서 보론의 이동도는 크게 하고 확산도는 낮출 수 있어 높은 열공정으로 인한 보론의 확산을 방지시킬 수 있다. 뿐만 아니라, 폴리 1 상단부 쪽의 외부확산 현상 및 게이트 산화막 쪽으로 보론이 침투하는 현상을 억제시킬 수 있다. 이와 같은 기술은 디자인 룰(design rule)이 감소함에 따라 P+ 폴리 게이트를 사용하므로 써 쇼트 채널 작용과 같은 현상을 방지하기 위한 듀얼 게이트(dual gate)와 1 기가 디램(GDRAM)급 이상의 고집적 디바이스에 적용할 수 있다.
이상, 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (7)
- 필드 산화막에 의해 분리된 실리콘 반도체 기판의 액티브 영역 위에 게이트 산화막을 형성하는 단계;상기 게이트 산화막 위에 실란(SiH4) 가스 및 붕화수소(B2H6) 가스를 이용해서 500∼1500Å 두께의 인시튜로 보론이 도핑된 비정질 실리콘층을 형성하는 단계;상기 비정질 실리콘층 위에 감광막을 형성하고, 상기 감광막의 일부를 절개하는 단계;상기 감광막이 절개되어 노출된 비정질 실리콘층 부분내에 게르마늄 이온을 주입하는 단계;상기 게르마늄 이온이 주입된 비정질 실리콘층 내에 보론 이온을 주입하는 단계;상기 일부가 절개된 감광막을 제거하는 단계; 및상기 보론 이온이 주입된 비정질 실리콘층 위에 게이트 전극 물질을 형성하는 단계;를 포함하는 것을 특징으로 하는 폴리 실리콘층 형성 방법.
- 제 1 항에 있어서,상기 게이트 산화막은 저압화학기상증착법(LPCVD)을 이용한 열산화막, 또는, 질화 산화막을 사용하는 것을 특징으로 하는 폴리 실리콘층 형성 방법.
- 삭제
- 제 1 항에 있어서,상기 인시튜 도핑된 보론의 농도는 3E19∼1E20 atoms/cc로 하는 특징으로 하는 폴리 실리콘층 형성 방법.
- 제 1 항에 있어서,상기 게르마늄 이온 주입은 고전류 이온주입기를 이용하여 이온 주입에너지를 30∼50 KeV으로 하고, 도우즈를 1×1015∼1×1016 ions/cm2로 하면서 실리콘 기판에 수직되도록 하여 수행하는 것을 특징으로 하는 폴리 실리콘층 형성 방법.
- 제 1 항에 있어서,상기 보론 이온 주입은 저에너지 고전류 이온주입기를 이용하여 이온 주입에너지를 2∼20 KeV로 하고, 도우즈를 1×1015∼1×1016 ions/cm2로 하면서 실리콘 기판에 4∼9°경사지게 하여 수행하는 것을 특징으로 하는 폴리 실리콘층 형성 방법.
- 제 1 항에 있어서,상기 게이트 전극 물질은 텅스텐실리사이드(WSix), 티티늄실리사이드(TiSix) 및 텅스텐(W) 중 어느 하나를 사용하는 것을 특징으로 하는 폴리 실리콘층 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000029764A KR100618680B1 (ko) | 2000-05-31 | 2000-05-31 | 폴리 실리콘층 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000029764A KR100618680B1 (ko) | 2000-05-31 | 2000-05-31 | 폴리 실리콘층 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010109637A KR20010109637A (ko) | 2001-12-12 |
| KR100618680B1 true KR100618680B1 (ko) | 2006-09-06 |
Family
ID=41751481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000029764A KR100618680B1 (ko) | 2000-05-31 | 2000-05-31 | 폴리 실리콘층 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100618680B1 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100669089B1 (ko) * | 2005-07-11 | 2007-01-16 | 삼성전자주식회사 | 게이트 구조물, 이를 갖는 소노스 타입의 비휘발성 메모리장치 및 그 제조 방법 |
| KR100940263B1 (ko) * | 2007-06-29 | 2010-02-04 | 주식회사 하이닉스반도체 | 듀얼 폴리 게이트의 불순물 도핑 방법 |
| KR20170004381A (ko) | 2015-07-02 | 2017-01-11 | 삼성전자주식회사 | 불순물 영역을 포함하는 반도체 장치의 제조 방법 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR920007218A (ko) * | 1990-09-28 | 1992-04-28 | 김광호 | 박막트랜지스터의 제조방법 |
| JPH0529243A (ja) * | 1991-07-22 | 1993-02-05 | Nec Corp | 半導体装置の製造方法 |
| US5633177A (en) * | 1993-11-08 | 1997-05-27 | Advanced Micro Devices, Inc. | Method for producing a semiconductor gate conductor having an impurity migration barrier |
| US6030874A (en) * | 1997-01-21 | 2000-02-29 | Texas Instruments Incorporated | Doped polysilicon to retard boron diffusion into and through thin gate dielectrics |
| KR20010065154A (ko) * | 1999-12-29 | 2001-07-11 | 박종섭 | 이중게이트 구조의 트랜지스터 제조방법 |
-
2000
- 2000-05-31 KR KR1020000029764A patent/KR100618680B1/ko not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR920007218A (ko) * | 1990-09-28 | 1992-04-28 | 김광호 | 박막트랜지스터의 제조방법 |
| JPH0529243A (ja) * | 1991-07-22 | 1993-02-05 | Nec Corp | 半導体装置の製造方法 |
| US5633177A (en) * | 1993-11-08 | 1997-05-27 | Advanced Micro Devices, Inc. | Method for producing a semiconductor gate conductor having an impurity migration barrier |
| US6030874A (en) * | 1997-01-21 | 2000-02-29 | Texas Instruments Incorporated | Doped polysilicon to retard boron diffusion into and through thin gate dielectrics |
| KR20010065154A (ko) * | 1999-12-29 | 2001-07-11 | 박종섭 | 이중게이트 구조의 트랜지스터 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010109637A (ko) | 2001-12-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100554830B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| JP2000252445A (ja) | 集積回路素子製造方法 | |
| WO2006053338A2 (en) | System and method for improved dopant profiles in cmos transistors | |
| KR100618680B1 (ko) | 폴리 실리콘층 형성 방법 | |
| US6274448B1 (en) | Method of suppressing junction capacitance of source/drain regions | |
| KR20100038631A (ko) | 반도체 장치 제조 방법 | |
| KR100539157B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100598162B1 (ko) | 반도체장치의 게이트 형성방법 | |
| KR20000043199A (ko) | 반도체소자의 트랜지스터 형성방법 | |
| KR100811439B1 (ko) | 플래쉬 메모리 셀의 제조 방법 | |
| KR100400772B1 (ko) | 반도체 소자의 게이트 전극 형성 방법 | |
| KR100466193B1 (ko) | 반도체 메모리 소자의 제조 방법 | |
| KR20090044550A (ko) | 반도체 소자 형성 방법 | |
| KR100269280B1 (ko) | 엘디디(ldd)형모스트랜지스터제조방법 | |
| KR100671663B1 (ko) | 반도체 소자의 트랜지스터 제조 방법 | |
| KR100739945B1 (ko) | 반도체 소자의 고전압 소자를 위한 접합 영역 형성 방법 | |
| KR100498607B1 (ko) | 반도체 소자의 폴리실리콘층 형성방법 | |
| KR100567031B1 (ko) | 반도체 소자의 제조방법 | |
| KR100691937B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100588783B1 (ko) | 반도체 소자 제조 방법 | |
| KR100403956B1 (ko) | 반도체 소자 제조방법 | |
| US20080003788A1 (en) | Method of manufacturing semiconductor device | |
| KR20020002808A (ko) | 반도체 소자의 폴리실리콘층 형성방법 | |
| KR20070003034A (ko) | 반도체 장치의 제조방법 | |
| KR20070104801A (ko) | 플라즈마도핑과 빔라인이온주입을 이용한 반도체소자의제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100726 Year of fee payment: 5 |
|
| LAPS | Lapse due to unpaid annual fee |