KR20070104801A - 플라즈마도핑과 빔라인이온주입을 이용한 반도체소자의제조 방법 - Google Patents

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KR20070104801A
KR20070104801A KR1020060036890A KR20060036890A KR20070104801A KR 20070104801 A KR20070104801 A KR 20070104801A KR 1020060036890 A KR1020060036890 A KR 1020060036890A KR 20060036890 A KR20060036890 A KR 20060036890A KR 20070104801 A KR20070104801 A KR 20070104801A
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Abstract

본 발명은 플라즈마도핑을 진행한 후에 폴리실리콘 내부로의 내확산과 양산성 측면에서 우수한 옥타데카보론을 이용한 빔라인이온주입을 함께 진행하여 폴리게이트를 형성하므로써 보론 이온주입의 양산성 및 보론침투의 억제를 통해 전기적 특성을 향상시킬 수 있는 반도체소자의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 제조 방법은 반도체기판 상에 게이트절연막을 형성하는 단계, 상기 게이트절연막 상에 폴리실리콘막을 형성하는 단계, 및 상기 폴리실리콘막에 플라즈마도핑과 옥타데카보렌의 빔라인이온주입의 조합을 통해 P형 불순물을 주입하여 P형 폴리실리콘 게이트를 형성하는 단계를 포함하고, 상술한 본 발명은 플라즈마도핑과 빔라인이온주입을 조합하므로써 균일한 도핑 및 내확산을 얻고, 더불어 양산성도 확보할 수 있는 효과가 있다.
듀얼폴리게이트, 플라즈마도핑, 빔라인이온주입, 옥타데카보렌, 활성화어닐링

Description

플라즈마도핑과 빔라인이온주입을 이용한 반도체소자의 제조 방법{METHOD FOR MANUFACTURING USING PLASMA DOPING AND BEAMLINE IMPLANTATION}
도 1a 및 도 1b는 종래기술에 따른 플라즈마도핑과 빔라인이온주입의 내확산 정도를 비교하기 위한 도면,
도 2a 내지 도 2e는 본 발명의 제1실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도,
도 3a 내지 도 3e는 본 발명의 제2실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체기판 12 : 게이트산화막
13 : 질화산화막 14 : 인시튜 N형 도우프드 폴리실리콘막
14a : P+ 폴리게이트 15 : 텅스텐실리사이드
16 : 게이트하드마스크
본 발명은 반도체 제조 기술에 관한 것으로, 특히 듀얼폴리실리콘게이트(Dual polysilicon gate)를 갖는 반도체소자의 제조 방법에 관한 것이다.
DRAM의 주변회로지역에서 N+/P+ 듀얼폴리실리콘게이트를 형성하게 되면 PMOS의 경우는 기존의 N+ 폴리실리콘게이트가 배리드채널(Buried channel)이 형성되는 반면에 P+ 폴리실리콘게이트를 형성하게 되면 표면채널(Surface channel)이 형성되게 되므로써, 기존의 N+ 폴리실리콘게이트의 배리드채널에 비하여 숏채널이 감소하게 되고, 동일한 문턱전압에 대하여 Idst의 개선, 서브문턱전압 개선 및 DIBL이 개선되는 장점이 있다. 또한 기존의 N+ 폴리실리콘게이트에 비하여 리텐션타임(retntion time)이 향상될 뿐만 아니라, 저전력 및 높은 성능을 가진 DRAM 소자를 형성할 수 있다.
그리고, 듀얼폴리실리콘게이트를 형성함에 있어서, 기존의 듀얼폴리실리콘 이온주입으로 진행할 경우, 셀지역이 리세스게이트구조로 진행될 경우, 폴리실리콘 깊이가 약 2000Å 이상이 되기 때문에, 셀지역에 대하여 인(Phosphorous)을 균일하게 도핑하는데 상당한 문제점을 가지게 된다. 또한, 컨버티드구조(Converted scheme)로 진행될 경우에는 P+ 폴리게이트를 형성하기 위한 보론 이온주입 농도가 약 1.5E16atoms/cm2 이상으로 진행되어야 하기 때문에 양산성에 있어서 상당한 문제점을 가지게 된다.
현재의 DRAM에서는 표면채널을 가지는 P+ 폴리게이트를 가지는 PMOS 소자를 실현시키기 위해서 이온주입공정을 도입하여 P+ 폴리게이트를 형성하고 있다.
P+ 폴리게이트를 형성함에 있어서, 기존의 빔라인이온주입(Beam line implantation)의 양산성 문제를 해결하기 위하여 플라즈마도핑(Plasma doping) 방식으로 이온을 주입하고 있으나, 플라즈마도핑의 경우는 폴리실리콘 표면의 표면에 거의 모든 불순물들이 도핑될뿐만 아니라 후속의 활성화 어닐링공정에 의해서도 폴리실리콘 내부로의 내확산(interdiffusion)이 잘되지 않고 있다. 또한 후속의 세정 공정에 의하여 약 60% 이상의 도펀트의 손실이 발생하게 된다.
도 1a 및 도 1b는 종래기술에 따른 플라즈마도핑과 빔라인이온주입의 내확산 정도를 비교하기 위한 도면으로서, 가로축은 깊이이고, 세로축은 보론농도이다. 도 1a는 이온주입 직후의 SIMS 데이터이고, 도 1b는 활성화 어닐후 SIMS 데이터이다.
도 1a 및 도 1b를 참조하면, 플라즈마도핑의 경우, 빔라인이온주입 대비 RTA를 이용한 어닐을 적용한 후에도 표면에 있는 도펀트의 내확산이 적게 됨을 알 수 있다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 제안된 것으로, 플라즈마도핑을 진행한 후에 폴리실리콘 내부로의 내확산과 양산성 측면에서 우수한 옥타데카보론을 이용한 빔라인이온주입을 함께 진행하여 폴리게이트를 형성하므로써 보론 이온주입의 양산성 및 보론침투의 억제를 통해 전기적 특성을 향상시킬 수 있는 반도체소자의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 반도체기판 상에 게이트절연막을 형성하는 단계, 상기 게이트절연막 상에 폴리실리콘막을 형성하는 단계, 및 상기 폴리실리콘막에 플라즈마도핑과 옥타데카보렌의 빔라인이온주입의 조합을 통해 P형 불순물을 주입하여 P형 폴리실리콘 게이트를 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 플라즈마도핑은 상기 P형 불순물의 소스로 BF3 또는 B2H6 가스를 사용하며, 플라즈마도핑에너지는 1kV∼20kV, 도즈량은 1E14∼3E16atoms/cm2으로 하는 것을 특징으로 하며, 상기 빔라인이온주입은 상기 P형 불순물의 소스로 옥타데카보렌(B18H22)을 사용하며, 이온주입에너지는 20keV∼100keV이고, 도즈량은 1E14∼3E16atoms/cm2으로 하는 것을 특징으로 한다.
또한, 본 발명의 반도체소자의 제조 방법은 반도체기판 상에 게이트절연막을 형성하는 단계, 상기 게이트절연막 상에 N형 불순물이 도핑된 N형 폴리실리콘막을 형성하는 단계, 및 상기 N형 폴리실리콘막의 일부에 플라즈마도핑과 옥타데카보렌의 빔라인이온주입의 조합을 통해 P형 불순물을 주입하여 N형 폴리실리콘게이트와 P형 폴리실리콘게이트로 이루어진 듀얼 폴리실리콘 게이트를 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 게이트절연막을 형성한 후에 상기 게이트절연막의 표면을 질화시키는 단계를 더 포함하는 것을 특징으로 하며, 상기 듀얼 폴리실리콘 게이트를 형성하는 단계후에 상기 듀얼 폴리실리콘게이트에 주입된 불순물의 활성화를 위한 어닐링을 진행하는 단계를 더 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 제1실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체기판(11) 상에 게이트산화막(12)을 형성한다. 이때, 게이트산화막(12)은 실리콘산화막(SiO2)이며, 게이트산화막(12)은 듀얼게이트산화막일 수도 있다.
이어서, 게이트산화막(12)의 표면을 질화시킨다. 이러한 질화를 통해 게이트산화막의 일부 두께가 질화되어 질화산화막(Oxynitride, 13)이 형성된다. 여기서, 질화산화막(13)을 형성하는 이유는 후속 이온주입시 사용되는 불순물인 보론(Boron)이 게이트산화막(12)을 관통하여 하부의 반도체기판(11)으로 침투(penetration)하는 것을 방지하기 위함이다.
바람직하게, 질화산화막(13)을 형성하기 위한 질화 공정은 퍼니스 질화(Furnace nitridation), 플라즈마질화(Plasma nitridation) 또는 급속열질화(Rapid Thermal nitridation) 중에서 선택된다.
먼저, 퍼니스 질화시 사용되는 가스는 질소(N2) 또는 NH3이며, 질화 공정진 행온도는 500℃∼700℃이다. 그리고, 급속열질화시 사용되는 가스는 NH3이며, 질화 공정진행온도는 600℃∼1000℃이다. 마지막으로, 플라즈마 질화시 사용되는 가스는 질소와 아르곤의 혼합가스이며, 질화 공정진행온도는 100℃∼700℃이다.
위와 같이, 질화를 통해 질화산화막(13)을 형성한 후에는, 도 2b에 도시된 바와 같이, 인시튜로 N형 불순물(비소 또는 인)이 도핑된 폴리실리콘막, 즉 인시튜 N형 도우프드 폴리실리콘막(14)을 500Å∼2000Å 두께로 증착한다.
도 2c에 도시된 바와 같이, 인시튜 N형 도우프드 폴리실리콘막(14)에 대해 P형 도우프드 폴리실리콘게이트를 형성하기 위해 P형 불순물의 도핑을 진행한다. 이때, P형 불순물의 도핑은 2스텝(two step)으로 나누어서 카운터도핑(Counter doping)을 실시한다.
제1실시예에서는 플라즈마도핑(Plasma doping)과 빔라인이온주입(beamline implant)을 조합하여 불순물의 도핑을 진행한다. 먼저, 첫번째는 플라즈마도핑을 진행하고(1 step plasma doping), 두번째는 빔라인 이온주입(2 step beamline implanatation)을 진행한다.
먼저, 플라즈마도핑시에는 불순물소스로 BF3 또는 B2H6 가스를 사용하며, 플라즈마도핑에너지는 1kV∼20kV(플라즈마도핑시에는 스퍼터링을 위한 백바이어스전압(웨이퍼에 걸어주는 전압)만 필요하므로 'kV' 사용), 도즈량은 1E14∼3E16atoms/cm2으로 한다.
다음으로, 빔라인 이온주입을 진행하는데, 이때, 불순물소스로는 옥타데카보 렌(OctaDecaborane, B18H22)을 사용하며, 이온주입에너지는 20keV∼100keV이고, 도즈량은 1E14∼3E16atoms/cm2으로 한다.
상기와 같이 제1실시예에서 P형 불순물 도핑시 플라즈마도핑과 빔라인이온주입을 조합하는 이유는 다음과 같다.
먼저, 불순물 도핑시 플라즈마도핑으로만 진행하는 경우에는 불순물이 인시튜 N형 도우프드 폴리실리콘막(14)의 표면에서만 존재하게 되어 전체적으로 균일하게 도핑을 진행하기가 어렵고, 또한 후속 활성화 공정에 의해서 폴리실리콘막의 내부로 내확산(Inter diffusion)이 잘 되지 않는다. 또한, 후속 세정에 의하여 60% 이상의 불순물이 손실된다.
그리고, 빔라인이온주입만으로만 진행하는 경우에는 인시튜 N형 도우프드 폴리실리콘막(14)의 표면 및 내부 깊숙한 곳까지 충분히 불순물을 균일하게 도핑가능하고, 내확산도 잘 일어나지만, 플라즈마도핑에 비해 양산성이 떨어진다.
결국, 플라즈마도핑과 빔라인이온주입을 조합하여 진행하므로써 양산성을 확보하고, 인시튜 N형 도우프드 폴리실리콘막(14) 전체에 대해 균일한 분포로 도핑이 가능하다.
특히, 본 발명에서는 빔라인이온주입시에 옥타데카보렌(B18H22)을 사용하는데, 옥타데카보렌은 BF3, B2H6 등 여러 보론소스에 비해 내확산 특성이 우수하고, 양산성측면에서도 다른 보론소스들보다 우수하다.
도 2d에 도시된 바와 같이, 인시튜 N형 도우프드 폴리실리콘(14)에 도핑된 옥타데카보렌을 활성화시키기 위해서 활성화 어닐링을 진행한다. 상기 활성화어닐링은 스파이크급속어닐(Spike-Rapid Thermal Annealing; S-RTA) 또는 컨벤셔널급속어닐(Coventional RTA; C-RTA)를 사용하는데, 스파이크급속어닐(S-RTA)은 컨벤셔널급속어닐(C-RTA)보다 더 빠른 램프업속도(Ramp up rate)로 더 높은 온도까지 승온시켜서 짧은 시간동안 어닐하는 공정이다.
스파이크 급속어닐(S-RTA)의 경우는 어닐온도를 950℃∼1200℃, 램프업속도(Ramp up rate)를 100∼300℃/초로 하여 진행하며, 컨벤셔널급속어닐은 어닐온도를 850℃∼1050℃, 램프업속도(Ramp up rate)를 20∼100℃/초로 하여 진행한다.
상술한 활성화어닐링을 통해 인시튜 N형 도우프드 폴리실리콘(14)은 P+ 폴리게이트(14a)로 바뀐다.
도 2e에 도시된 바와 같이, P+ 폴리게이트(14a) 상에 게이트의 저항을 낮추기 위하여 텅스텐질화막과 텅스텐을 적층(W/WN)하거나, 텅스텐실리사이드(WSix)를 증착한다. 이하, 텅스텐실리사이드(15)를 형성한 경우로 가정하며, 텅스텐은 300Å∼1800Å, 텅스텐질화막 20Å∼300Å, 텅스텐실리사이드는 700Å∼2500Å 두께로 형성한다.
이어서, 텅스텐실리사이드(15) 상에 게이트하드마스크(16)를 증착한 후, 게이트마스크 및 식각 공정을 진행한다.
여기서, 게이트하드마스크(16)는 하드마스크질화막과 하드마스크텅스텐을 각각 1500Å∼4000Å, 100Å∼1500Å 정도 증착한 이중 구조일 수 있다.
상술한 실시예에서는 PMOS 소자의 P+ 폴리게이트 형성 방법에 대해 설명하였 으나, 이러한 방법을 적용하여 듀얼폴리게이트 제조 방법에 적용이 가능하다. 즉, 플라즈마도핑과 빔라인이온주입을 P+ 폴리게이트가 형성될 지역에만 진행하여, NMOS 지역에는 N+ 폴리게이트(인시튜 N형 폴리실리콘에 해당)를 형성하고 PMOS 지역에는 P+ 폴리게이트를 형성하여 듀얼폴리게이트를 제조한다.
도 3a 내지 도 3e는 본 발명의 제2실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, NMOS 영역과 PMOS 영역이 정의된 반도체기판(21) 상에 게이트산화막(22)을 형성한다. 이때, 게이트산화막(22)은 실리콘산화막(SiO2)이며, 게이트산화막(22)은 듀얼게이트산화막일 수도 있다.
이어서, 게이트산화막(22)의 표면을 질화시킨다. 이러한 질화를 통해 게이트산화막(22)의 일부 두께가 질화되어 질화산화막(Oxynitride, 23)이 형성된다. 여기서, 질화산화막(23)을 형성하는 이유는 후속 이온주입시 사용되는 불순물인 보론(Boron)이 게이트산화막(22)을 관통하여 하부의 반도체기판(21)으로 침투(penetration)하는 것을 방지하기 위함이다.
바람직하게, 질화산화막(23)을 형성하기 위한 질화 공정은 퍼니스 질화(Furnace nitridation), 플라즈마질화(Plasma nitridation) 또는 급속열질화(Rapid Thermal nitridation) 중에서 선택된다.
먼저, 퍼니스 질화시 사용되는 가스는 질소(N2) 또는 NH3이며, 질화 공정진행온도는 500℃∼700℃이다. 그리고, 급속열질화시 사용되는 가스는 NH3이며, 질화 공정진행온도는 600℃∼1000℃이다. 마지막으로, 플라즈마 질화시 사용되는 가스는 질소와 아르곤의 혼합가스이며, 질화 공정진행온도는 100℃∼700℃이다.
위와 같이, 질화를 통해 질화산화막(23)을 형성한 후에는, 도 3b에 도시된 바와 같이, 인시튜로 N형 불순물(비소 또는 인)이 도핑된 폴리실리콘막, 즉 인시튜 N형 도우프드 폴리실리콘막(24)을 500Å∼2000Å 두께로 증착한다.
도 3c에 도시된 바와 같이, 인시튜 N형 도우프드 폴리실리콘막(24)의 일부영역(PMOS 영역에 해당)에 대해 P형 도우프드 폴리실리콘게이트를 형성하기 위해 P형 불순물의 도핑을 진행한다. 이때, P형 불순물의 도핑은 인시튜 N형 도우프드 폴리실리콘막(24) 상에 NMOS 영역을 덮고 PMOS 영역을 오픈시키는 포토레지스트패턴(PR)을 형성한 후에 진행하되, 2스텝(two step)으로 나누어서 카운터도핑(Counter doping)을 실시한다.
본 발명에서는 플라즈마도핑(Plasma doping)과 빔라인이온주입(beamline implant)을 조합하여 불순물의 도핑을 진행한다. 먼저, 첫번째는 플라즈마도핑을 진행하고(1 step plasma doping), 두번째는 빔라인 이온주입(2 step beamline implanatation)을 진행한다.
먼저, 플라즈마도핑시에는 불순물소스로 BF3 또는 B2H6 가스를 사용하며, 플라즈마도핑에너지는 1kV∼20kV(플라즈마도핑시에는 스퍼터링을 위한 백바이어스전압(웨이퍼에 걸어주는 전압)만 필요하므로 'kV' 사용), 도즈량은 1E14∼3E16atoms/cm2으로 한다.
다음으로, 빔라인 이온주입을 진행하는데, 이때, 불순물소스로는 옥타데카보렌(OctaDecaborane, B18H22)을 사용하며, 이온주입에너지는 20keV∼100keV이고, 도즈량은 1E14∼3E16atoms/cm2으로 한다.
상기와 같이 본 발명에서 불순물 도핑시 플라즈마도핑과 빔라인이온주입을 조합하는 이유는 다음과 같다.
먼저, 불순물 도핑시 플라즈마도핑으로만 진행하는 경우에는 불순물이 인시튜 N형 도우프드 폴리실리콘막(24)의 표면에서만 존재하게 되어 전체적으로 균일하게 도핑을 진행하기가 어렵고, 또한 후속 활성화 공정에 의해서 폴리실리콘막의 내부로 내확산(Inter diffusion)이 잘 되지 않는다. 또한, 후속 세정에 의하여 60% 이상의 불순물이 손실된다.
그리고, 빔라인이온주입만으로만 진행하는 경우에는 인시튜 N형 도우프드 폴리실리콘막(24)의 표면 및 내부 깊숙한 곳까지 충분히 불순물을 균일하게 도핑가능하고, 내확산도 잘 일어나지만, 플라즈마도핑에 비해 양산성이 떨어진다.
결국, 제2실시예에서는 플라즈마도핑과 빔라인이온주입을 조합하여 진행하므로써 양산성을 확보하고, 인시튜 N형 도우프드 폴리실리콘막(24) 전체에 대해 균일한 분포로 도핑이 가능하다.
특히, 제2실시예에서는 빔라인이온주입시에 옥타데카보렌(B18H22)을 사용하는데, 옥타데카보렌은 BF3, B2H6 등 여러 보론소스에 비해 내확산 특성이 우수하고, 양산성측면에서도 다른 보론소스들보다 우수하다.
도 3d에 도시된 바와 같이, 포토레지스트패턴(PR)을 제거한 후에, 인시튜 N형 도우프드 폴리실리콘(24)에 도핑된 불순물들을 활성화시키기 위해서 활성화 어닐링을 진행한다. 상기 활성화어닐링은 스파이크급속어닐(Spike-Rapid Thermal Annealing; S-RTA) 또는 컨벤셔널급속어닐(Coventional RTA; C-RTA)를 사용하는데, 스파이크급속어닐(S-RTA)은 컨벤셔널급속어닐(C-RTA)보다 더 빠른 램프업속도(Ramp up rate)로 더 높은 온도까지 승온시켜서 짧은 시간동안 어닐하는 공정이다.
스파이크 급속어닐(S-RTA)의 경우는 어닐온도를 950℃∼1200℃, 램프업속도(Ramp up rate)를 100∼300℃/초로 하여 진행하며, 컨벤셔널급속어닐은 어닐온도를 850℃∼1050℃, 램프업속도(Ramp up rate)를 20∼100℃/초로 하여 진행한다.
상술한 활성화어닐링을 통해 NMOS 영역 상부의 인시튜 N형 도우프드 폴리실리콘(24)은 N+ 폴리게이트(24a)가 되고, 옥타데카보렌이 주입된 PMOS 영역 상부의 인시튜 N형 도우프드 폴리실리콘(24)은 P+ 폴리게이트(24b)로 바뀐다. 즉, N형 불순물도 활성화어닐링을 통해 활성화된다.
도 3e에 도시된 바와 같이, N+/P+ 폴리게이트(24a, 24b) 상에 게이트의 저항을 낮추기 위하여 텅스텐질화막과 텅스텐을 적층(W/WN)하거나, 텅스텐실리사이드(WSix)를 증착한다. 이하, 텅스텐실리사이드(25)를 형성한 경우로 가정하며, 텅스텐은 300Å∼1800Å, 텅스텐질화막 20Å∼300Å, 텅스텐실리사이드는 700Å∼2500Å 두께로 형성한다.
이어서, 텅스텐실리사이드(25) 상에 게이트하드마스크(26)를 증착한 후, 게이트마스크 및 식각 공정을 진행한다.
여기서, 게이트하드마스크(26)는 하드마스크질화막과 하드마스크텅스텐을 각각 1500Å∼4000Å, 100Å∼1500Å 정도 증착한 이중 구조일 수 있다.
위와 같은 제2실시예에서는, NMOS 영역에는 N형 불순물이 도핑된 N+ 폴리게이트(24a)를 형성하고, PMOS 영역에는 옥타데카보렌이 주입된 P+ 폴리게이트(24b)를 형성하므로써 듀얼 폴리게이트 구조를 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 보론 이온주입시 플라즈마도핑과 빔라인이온주입을 조합하므로써 균일한 도핑 및 내확산을 얻고, 더불어 양산성도 확보할 수 있는 효과가 있다.
또한, 폴리실리콘 형성전에 질화를 통해 질화산화막을 형성하므로써 보론침투를 방지할 수 있는 효과가 있다.

Claims (26)

  1. 반도체기판 상에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 폴리실리콘막을 형성하는 단계; 및
    상기 폴리실리콘막에 플라즈마도핑과 옥타데카보렌의 빔라인이온주입의 조합을 통해 P형 불순물을 주입하여 P형 폴리실리콘 게이트를 형성하는 단계
    를 포함하는 반도체소자의 제조 방법.
  2. 제1항에 있어서,
    상기 P형 폴리실리콘 게이트를 형성하는 단계에서,
    상기 플라즈마도핑을 먼저 실시한 후에 상기 빔라인이온주입을 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  3. 제2항에 있어서,
    상기 플라즈마도핑은,
    상기 P형 불순물의 소스로 BF3 또는 B2H6 가스를 사용하며, 플라즈마도핑에너지는 1kV∼20kV, 도즈량은 1E14∼3E16atoms/cm2으로 하는 것을 특징으로 하는 반도 체소자의 제조 방법.
  4. 제2항에 있어서,
    상기 빔라인이온주입은,
    상기 P형 불순물의 소스로 옥타데카보렌(B18H22)을 사용하며, 이온주입에너지는 20keV∼100keV이고, 도즈량은 1E14∼3E16atoms/cm2으로 하는 것을 특징으로 하는 반도체소자의 제조 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 게이트절연막을 형성한 후에,
    상기 게이트절연막의 표면을 질화시키는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.
  6. 제5항에 있어서,
    상기 게이트절연막의 표면을 질화시키는 단계는,
    퍼니스 질화, 급속어닐링 질화 또는 플라즈마 질화를 이용하는 것을 특징으 로 하는 반도체소자의 제조 방법.
  7. 제6항에 있어서,
    퍼니스 질화시 사용되는 가스는 질소(N2) 또는 NH3이며, 질화 공정진행온도는 500℃∼700℃로 하는 것을 특징으로 하는 반도체소자의 제조 방법.
  8. 제6항에 있어서,
    상기 급속어닐링 질화시 사용되는 가스는 NH3이며, 질화 공정진행온도는 600℃∼1000℃로 하는 것을 특징으로 하는 반도체소자의 제조 방법.
  9. 제6항에 있어서,
    상기 플라즈마 질화시 사용되는 가스는 질소와 아르곤의 혼합가스이며, 질화 공정진행온도는 100℃∼700℃로 하는 것을 특징으로 하는 반도체소자의 제조 방법.
  10. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 P형 폴리실리콘게이트를 형성하는 단계후에,
    상기 P형 폴리실리콘게이트에 주입된 P형 불순물의 활성화를 위한 어닐링을 진행하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.
  11. 제10항에 있어서,
    상기 활성화를 위한 어닐링은,
    스파이크급속어닐 또는 컨벤셔널급속어닐을 사용하는 것을 특징으로 하는 반도체소자의 제조 방법.
  12. 제11항에 있어서,
    상기 스파이크급속어닐은 어닐링온도가 950℃∼1200℃이고, 램프업속도를 100∼300℃/초로 하여 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  13. 제11항에 있어서,
    상기 컨벤셔널급속어닐은, 어닐링온도가 850℃∼1050℃이고, 램프업속도를 20∼100℃/초로 하여 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  14. 반도체기판 상에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 N형 불순물이 도핑된 N형 폴리실리콘막을 형성하는 단계; 및
    상기 N형 폴리실리콘막의 일부에 플라즈마도핑과 옥타데카보렌의 빔라인이온주입의 조합을 통해 P형 불순물을 주입하여 N형 폴리실리콘게이트와 P형 폴리실리콘게이트로 이루어진 듀얼 폴리실리콘 게이트를 형성하는 단계
    를 포함하는 반도체소자의 제조 방법.
  15. 제12항에 있어서,
    상기 P형 불순물의 주입은,
    상기 플라즈마도핑을 먼저 실시한 후에 상기 빔라인이온주입을 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  16. 제15항에 있어서,
    상기 플라즈마도핑은,
    상기 P형 불순물의 소스로 BF3 또는 B2H6 가스를 사용하며, 플라즈마도핑에너 지는 1kV∼20kV, 도즈량은 1E14∼3E16atoms/cm2으로 하는 것을 특징으로 하는 반도체소자의 제조 방법.
  17. 제15항에 있어서,
    상기 빔라인이온주입은,
    상기 P형 불순물의 소스로 옥타데카보렌(B18H22)을 사용하며, 이온주입에너지는 20keV∼100keV이고, 도즈량은 1E14∼3E16atoms/cm2으로 하는 것을 특징으로 하는 반도체소자의 제조 방법.
  18. 제14항 내지 제17항 중 어느 한 항에 있어서,
    상기 게이트절연막을 형성한 후에,
    상기 게이트절연막의 표면을 질화시키는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.
  19. 제18항에 있어서,
    상기 게이트절연막의 표면을 질화시키는 단계는,
    퍼니스 질화, 급속어닐링 질화 또는 플라즈마 질화를 이용하는 것을 특징으로 하는 반도체소자의 제조 방법.
  20. 제19항에 있어서,
    퍼니스 질화시 사용되는 가스는 질소(N2) 또는 NH3이며, 질화 공정진행온도는 500℃∼700℃로 하는 것을 특징으로 하는 반도체소자의 제조 방법.
  21. 제19항에 있어서,
    상기 급속어닐링 질화시 사용되는 가스는 NH3이며, 질화 공정진행온도는 600℃∼1000℃로 하는 것을 특징으로 하는 반도체소자의 제조 방법.
  22. 제19항에 있어서,
    상기 플라즈마 질화시 사용되는 가스는 질소와 아르곤의 혼합가스이며, 질화 공정진행온도는 100℃∼700℃로 하는 것을 특징으로 하는 반도체소자의 제조 방법.
  23. 제14항 내지 제17항 중 어느 한 항에 있어서,
    상기 듀얼 폴리실리콘게이트를 형성하는 단계후에,
    상기 듀얼 폴리실리콘게이트에 주입된 불순물의 활성화를 위한 어닐링을 진행하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.
  24. 제23항에 있어서,
    상기 활성화를 위한 어닐링은,
    스파이크급속어닐 또는 컨벤셔널급속어닐을 사용하는 것을 특징으로 하는 반도체소자의 제조 방법.
  25. 제24항에 있어서,
    상기 스파이크급속어닐은 어닐링온도가 950℃∼1200℃이고, 램프업속도를 100∼300℃/초로 하여 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  26. 제24항에 있어서,
    상기 컨벤셔널급속어닐은, 어닐링온도가 850℃∼1050℃이고, 램프업속도를 20∼100℃/초로 하여 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
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