KR100668850B1 - 반도체 소자의 게이트 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 게이트 형성방법을 개시한다. 본 발명에 개시된 반도체 소자의 게이트 형성방법은 액티브 영역을 한정하는 소자분리막이 구비된 실리콘 기판을 제공하는 단계와, 상기 실리콘 기판 상에 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막 상에 게이트 폴리실리콘막을 형성하는 단계와, 상기 게이트 폴리실리콘막 내에 B18H22 이온을 주입하여 p+ 폴리실리콘막을 형성하는 단계와, 상기 p+ 폴리실리콘막내 수소가 제거되도록 기판 결과물을 O2 플라즈마 처리하는 단계와, 상기 p+ 폴리실리콘막과 게이트 산화막을 식각하는 단계를 포함한다. 본 발명에 따르면, 반도체 소자의 p+ 폴리 게이트 형성방법에 있어서, 이온주입 불순물로서 B18H22을 사용함으로써, 제품의 양산성을 크게 향상시킬 수 있을 뿐 아니라, 보론 침투 현상을 억제시킬 수 있어 소자의 신뢰성 및 수율을 향상시킬 수 있다.

Description

반도체 소자의 게이트 형성방법{METHOD FOR FORMING GATE OF SEMICONDUCTOR DEVICE}
도 1a와 도 1b는 종래기술의 문제점을 설명하기 위한 그래프.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 각 공정별 단면도.
(도면의 주요 부분에 대한 부호의 설명)
11 : 실리콘 기판 12 : 소자분리막
13 : 게이트 산화막 14 : 게이트 폴리실리콘막
14' : p+ 폴리실리콘막 15 : 금속계 박막
16 : 하드마스크 패턴 17 : 게이트
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 반도체 소자의 게이트 형성방법에 관한 것이다.
주지된 바와 같이, 모스팻(MOSFET) 소자의 게이트는 통상 폴리실리콘으로 형 성되어져 왔다. 이것은 상기 폴리실리콘이 고융점, 박막 형성의 용이성, 라인 패턴의 용이성, 산화 분위기에 대한 안정성, 및 평탄한 표면 형성 등과 같은 게이트로서 요구되는 물성을 충분히 만족시키기 때문이다. 또한, 실제 모스팻 소자에 있어서, 폴리실리콘 게이트는 인(P), 비소(As) 및 붕소(B) 등의 도펀트(dopant)를 함유함으로써, 낮은 저항값을 구현하고 있다.
한편, 씨모스(CMOS) 소자는 엔모스(NMOS)와 피모스(PMOS) 영역에서 모두 n+ 폴리실리콘 게이트를 형성하여 왔는데, 이 경우, PMOS 영역에서 카운트 도핑(count doping)에 의한 매몰채널(Buried Channel)이 형성되어 단채널효과(Short Channel Effect)가 증대되는 문제점이 발생되었다.
이에 따라, 근래에는 NMOS 영역에는 n+ 폴리 게이트를, 그리고, PMOS 영역에는 p+ 폴리 게이트를 형성하는 듀얼 게이트(dual gate) 형성방법이 이용되고 있으며, 이러한 듀얼 게이트 형성방법의 경우, NMOS 및 PMOS 영역 모두에서 표면 채널 (Surface Channel)을 형성시키는 것에 의해서 상기 매몰 채널로 인한 문제점이 해결된다.
상기 듀얼 게이트 형성방법에서 주변회로 영역, 곧, PMOS 영역의 p+ 폴리 게이트 형성공정은 일반적으로 다음과 같은 방식으로 진행된다.
먼저, 소자분리막이 구비된 실리콘 기판 상에 게이트 절연막과 폴리실리콘막을 형성한 후, 상기 폴리실리콘막 내에 p 타입 불술물인 보론 이온을 주입하여 p+ 폴리실리콘막을 형성한다. 이때, 상기 이온주입 공정에서 보론의 소스로는 일반적으로 11B와 49BF2 등이 사용된다.
다음으로, 상기 기판 결과물 상에 게이트 전극의 저저항 구현을 위한 금속계 박막을 형성한 후, 이어서, 게이트 형성을 위한 하드마스크 패턴을 형성한다. 그런 후에, 상기 하드마스크 패턴을 식각장벽으로 이용하여 상기 게이트용 금속계 박막, 폴리실리콘막 및 게이트 절연막을 차례로 식각하여 p+ 폴리 게이트를 형성한다.
그러나, 종래기술에서는 P+ 폴리 게이트 형성을 위한 보론(Boron) 이온주입시, 주입된 보론 이온이 게이트 산화막 또는 반도체기판으로 원치 않게 침투해 들어가는 보론 침투 현상(boron penetration)이 발생되는 문제점이 있다. 보론 이온이 게이트 산화막 또는 반도체기판으로 침투하면, 그러한 이온들이 전자 트랩(electron trap)으로 작용하여, 문턱전압의 변화를 초래하고 GOI 특성을 저하시키는 등 소자의 전기적 특성을 열화시킨다.
또한, 종래기술에서는 불순물 이온주입 공정시, 사용하는 보론 소오스의 이온주입 에너지가 낮아, 주입되는 보론이온의 양이 많아지고 이온주입 공정이 길어지므로 제품의 양산성이 떨어진다는 문제점이 있었다.
상기한 종래기술의 문제점들을 좀 더 구체적으로 설명하면 아래와 같다.
전술한 바와 같이 종래기술에서 보론 이온의 소스로 11B와 49BF2이 주로 이용되고 있는데, 11B을 이용할 경우에는 이온주입 에너지를 수 KeV 이하로 낮추어야 되므로 양산성이 크게 떨어진다는 문제점이 있고, 49BF2을 이용할 경우에는 플루오 린(F)의 영향으로 보론 침투 현상이 증가된다는 문제점이 있다.
도 1a은 11B와 49BF2 각각의 이온주입 단계 후 기판내 불순물의 농도변화를 보여주는 그래프로서, 49BF2을 사용할 경우 플루오린의 영향으로 보론 침투 현상이 증가하여 11B보다 불순물이 더 깊이 침투해 들어간 것을 확인할 수 있다.
한편, 도 1b는 11B 및 49BF2를 이온주입한 게이트의 CV(Capacitance vs Voltage) 곡선으로서, 49BF2를 이온주입한 경우에 11B를 이온주입한 경우 보다 플랫 밴드 전압(Flat Band Voltage)이 증가한 것을 확인할 수 있다. 이것은 49BF2를 이온주입한 경우 게이트 산화막으로 침투된 보론의 양이 많아 트랩된 전하에 의해 플랫 밴드 전압(Flat Band Voltage)이 포지티브방향(오른쪽)으로 이동(shift)하기 때문이다.
이상과 같이, 11B와 49BF2을 이온주입 소스로 이용하는 종래의 P+ 폴리 게이트 형성방법은 양산성이 떨어지고 보론 침투 현상이 커서 소자의 신뢰성이 저하되는 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, P+ 폴리 게이트 형성시 보론 침투 현상을 억제시킬 뿐 아니라, 양산성도 향상시킬 수 있는 반도체 소자의 게이트 형성방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 게이트 형성방 법, 액티브 영역을 한정하는 소자분리막이 구비된 실리콘 기판을 제공하는 단계; 상기 실리콘 기판 상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상에 게이트 폴리실리콘막을 형성하는 단계; 상기 게이트 폴리실리콘막 내에 B18H22 이온을 주입하여 p+ 폴리실리콘막을 형성하는 단계; 상기 p+ 폴리실리콘막내 수소가 제거되도록 기판 결과물을 O2 플라즈마 처리하는 단계; 및 상기 p+ 폴리실리콘막과 게이트 산화막을 식각하는 단계를 포함한다.
여기서, 상기 게이트 산화막을 형성하는 단계 후, 그리고, 상기 폴리실리콘막을 형성하는 단계 전, 이온주입 공정에서 보론 침투 현상이 억제되도록 상기 게이트 산화막을 플라즈마, 전기로 및 RTP(Rapid Thermal Process) 방식으로 구성된 그룹으로부터 선택되는 어느 하나의 방식으로 질화처리한다.
이때, 상기 플라즈마 질화처리는 N2 또는 Ar 플라즈마를 이용하여 100∼700℃ 온도로 수행하고, 상기 RTP 방식의 질화처리는 NH3 가스 분위기에서 600∼1000℃ 온도로 수행한다.
상기 폴리실리콘막은 300∼1500Å 두께로 형성하되, 비도핑된 폴리실리콘막 또는 N 타입으로 도핑된 폴리실리콘막으로 형성한다.
여기서, 상기 비도핑된 폴리실리콘막에 대한 상기 B18H22 이온주입 공정은 20∼150keV 에너지 및 1E14∼5E15 원자/㎠ 도우즈로 수행한다.
한편, 상기 N 타입 폴리실리콘막에 대한 상기 B18H22 이온주입 공정은 20∼150keV 에너지 및 3E14∼1E16 원자/㎠ 도우즈로 수행한다.
상기 O2 플라즈마 처리는, 도핑된 보론 불순물의 확산 현상이 억제되도록 100∼700℃의 저온으로 수행한다.
상기 O2 플라즈마 처리 단계 후, 그리고, 상기 p+ 폴리실리콘막과 게이트 산화막을 식각하는 단계 전, 상기 O2 플라즈마 처리된 p+ 폴리실리콘막 상에 WN막과 W막의 적층막 또는 WSix막을 형성하는 단계를 더 포함할 수 있다.
이때, 상기 WN막은 20∼300Å 두께로, W막은 300∼1800Å 두께로, WSix막은 700∼2500Å 두께로 형성한다.
상기 p+ 폴리실리콘막과 게이트 산화막을 식각하는 단계 후, 이온주입된 B18H22이 활성화 되도록 RTA(Rapid Thermal anealing) 방식 또는 스파이크-RTA 방식으로 어닐링한다.
여기서, 상기 RTA 방식의 어닐링은 20∼100℃/sec의 온도상승속도로 850∼1050℃까지 온도를 증가시켜 수행하고, 상기 스파이크-RTA 방식의 어닐링은 20∼100℃/sec의 온도상승속도로 950∼1200℃까지 온도를 증가시켜 수행한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 p+ 폴리 게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 실리콘 기판(11)의 표면에 액티브 영역을 한정하는 소자분리막들(12)을 형성한다.
그런 다음, 상기 실리콘 기판(11) 상에 게이트 산화막(13)을 형성한 후, 이온주입 공정에서 보론 침투 현상이 억제되도록 상기 게이트 산화막(13)을 플라즈마, 전기로 및 RTP 방식으로 구성된 그룹으로부터 선택되는 어느 하나의 방식으로 질화처리한다.
여기서, 상기 플라즈마 질화처리는 N2 또는 Ar 플라즈마를 이용하여 100∼700℃ 온도로 수행하며, 상기 RTP 방식의 질화처리는 NH3 가스 분위기에서 600∼1000℃ 온도로 수행한다.
다음으로, 상기 게이트 산화막(13) 상에 CVD 공정으로 게이트 폴리실리콘막(14)을 300∼1500Å 두께로 형성하되, 이때, 상기 게이트 폴리실리콘막(14)은 비도핑된 폴리실리콘막 또는 N 타입으로 도핑된 폴리실리콘막으로 형성한다.
그 다음, 도 2b에 도시된 바와 같이, 상기 게이트 폴리실리콘막(14) 내에 B18H22 이온을 주입하여 p+ 폴리실리콘막(14')을 형성한다.
이때, 상기 비도핑된 폴리실리콘막에 대한 상기 B18H22 이온주입 공정은 20∼150keV 에너지 및 1E14∼5E15 원자/㎠ 도우즈로 수행하며, 한편, 상기 N 타입으로 도핑된 폴리실리콘막에 대한 B18H22 이온주입 공정은 20∼150keV 에너지 및 3E14∼1E16 원자/㎠ 도우즈로 수행한다.
상기한 바와 같이, 본 발명에서는, p+ 폴리 게이트 형성을 위한 이온주입 불 순물로서 B18H22을 사용하였다.
상기 B18H22은 종래의 11B과 49BF2 보다 분자량이 월등히 큰 물질인 것과 관련하여, 11B과 49BF2을 사용하는 경우에 비해 이온주입 전류(Implant beam current)를 월등히 높일 수 있고, 이에 따라, 이온주입 시간이 상당히 단축되므로 양산성(쓰루-풋 : Through-put)이 크게 향상된다.
실례로, 상기 B18H22을 사용하게 되면 11B에 비하여 도우즈가 약 20분의 1 정도로 감소하게 되고, 그 만큼 쓰루-풋이 월등히 향상된다. 그리고, 49BF2을 사용할 경우 비도핑된 폴리실리콘막을 도핑하기 위하여 3E15 원자/㎠ 이상의 도우즈가, N 타입으로 도핑된 폴리실리콘막을 도핑하기 위하여 1E16 원자/㎠ 이상의 도우즈가 필요하지만, 상기 B18H22을 사용하게 되면 비도핑된 폴리실리콘막에 대해 1E14 원자/㎠ 이상, N 타입으로 도핑된 폴리실리콘막에 대해 3E14 원자/㎠ 이상의 도우즈만으로도 소망하는 이온주입 효과를 얻을 수 있다. 이것은, 상기 B18H22이 49BF2에 비해서도 쓰루-풋 면에서 상당히 유리하다는 것을 의미한다.
참고로, 11B의 경우 분자량이 11이며 3∼5KeV의 에너지로 이온주입되고, 49BF2의 경우 분자량이 49이며 13∼22KeV의 에너지로 이온주입되는 반면, B18H22은 분자량이 124이며 20∼150KeV의 에너지로 이온주입된다.
또한, 종래의 49BF2의 경우, 플루오린에 의한 보론 침투 증가에서 기인하여 소자의 특성 열화가 야기 되었으나, 본 발명에서 사 G한 B18H22의 경우 플루오린에 의한 보론 침투 증가 현상이 발생하지 않으므로, 49BF2을 사용하는 경우와 비교하여 소자의 신뢰성 및 제품 수율이 향상된다.
결과적으로, 본 발명에서는 p+ 폴리 게이트 형성을 위한 이온주입 불순물로서 B18H22을 사용함으로써, 제품의 양산성을 크게 향상시킬 수 있을 뿐 아니라, 보론 침투 현상을 억제하여 신뢰성 높은 소자를 구현할 수 있다.
도 2c를 참조하면, 상기 p+ 폴리실리콘막(14')내 수소(Hydrogen)가 제거(degasing) 되도록 기판 결과물을 O2 플라즈마 처리한다. 여기서, 상기 O2 플라즈마 처리는, 도핑된 보론 불순물의 확산 현상이 억제되도록 100∼700℃의 저온으로 수행한다.
그런다음, 도 2d에 도시된 바와 같이, 상기 O2 플라즈마 처리된 p+ 폴리실리콘막(14') 상에 게이트의 저저항을 구현하기 위한 금속계 박막(15)으로서, WN막과 W막의 적층막 또는 WSix막을 더 형성할 수 있다. 이때, 상기 WN막은 20∼300Å 두께로, W막은 300∼1800Å 두께로, WSix막은 700∼2500Å 두께로 형성한다.
다음으로, 상기 금속계 박막(15) 상에 게이트 형성을 위한 하드마스크 패턴(16)을 형성한다.
그런 후, 도 2e에 도시된 바와 같이, 상기 하드마스크 패턴(16)을 식각장벽으로 이용해서, 상기 금속계 박막(15), p+ 폴리실리콘막(14') 및 게이트 산화막(13)을 차례로 식각하여 게이트(17)를 형성한다.
상기 p+ 폴리실리콘막(14')과 게이트 산화막(13)을 식각하는 단계 후, 이온주입된 B18H22이 활성화 되도록 기판 결과물을 RTA 방식 또는 스파이크-RTA 방식으 로 어닐링한다.
여기서, 상기 RTA 방식의 어닐링은 20∼100℃/sec의 온도상승속도로 850∼1050℃까지 온도를 증가시켜 수행하고, 상기 스파이크-RTA 방식의 어닐링은 20∼100℃/sec의 온도상승속도로 950∼1200℃까지 온도를 증가시켜 수행한다.
이후, 도시하지는 않았으나, 공지의 후속공정을 차례로 진행하여 본 발명의 반도체 소자를 제조한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 반도체 소자의 p+ 폴리 게이트 형성방법에 있어서, 이온주입 불순물로서 분자량이 크고 플루오린에 의한 보론 침투 증가 효과가 없는 B18H22을 사용함으로써, 제품의 양산성(쓰루-풋)을 크게 향상시킬 수 있을 뿐 아니라 보론 침투 현상을 효과적으로 방지할 수 있어 소자의 신뢰성 및 수율을 향상시킬 수 있다.

Claims (13)

  1. 액티브 영역을 한정하는 소자분리막이 구비된 실리콘 기판을 제공하는 단계;
    상기 실리콘 기판 상에 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막 상에 게이트 폴리실리콘막을 형성하는 단계;
    상기 게이트 폴리실리콘막 내에 B18H22 이온을 주입하여 p+ 폴리실리콘막을 형성하는 단계;
    상기 p+ 폴리실리콘막내 수소가 제거되도록 기판 결과물을 O2 플라즈마 처리하는 단계; 및
    상기 p+ 폴리실리콘막과 게이트 산화막을 식각하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  2. 제 1 항에 있어서, 상기 게이트 산화막을 형성하는 단계 후, 그리고, 상기 폴리실리콘막을 형성하는 단계 전, 이온주입 공정에서 보론 침투 현상이 억제되도록 상기 게이트 산화막을 플라즈마, 전기로 및 RTP 방식으로 구성된 그룹으로부터 선택되는 어느 하나의 방식으로 질화처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  3. 제 2 항에 있어서, 상기 플라즈마 질화처리는 N2 또는 Ar 플라즈마를 이용하 여 100∼700℃ 온도로 수행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  4. 제 2 항에 있어서, 상기 RTP 방식의 질화처리는 NH3 가스 분위기에서 600∼1000℃ 온도로 수행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  5. 제 1 항에 있어서, 상기 폴리실리콘막은 300∼1500Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  6. 제 1 항에 있어서, 상기 폴리실리콘막은 비도핑된 폴리실리콘막 또는 N 타입으로 도핑된 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  7. 제 6 항에 있어서, 상기 비도핑된 폴리실리콘막에 대한 B18H22 이온주입 공정은 20∼150keV 에너지 및 1E14∼5E15 원자/㎠ 도우즈로 수행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  8. 제 6 항에 있어서, 상기 N 타입 폴리실리콘막에 대한 B18H22 이온주입 공정은 20∼150keV 에너지 및 3E14∼1E16 원자/㎠ 도우즈로 수행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  9. 제 1 항에 있어서, 상기 O2 플라즈마 처리는 100∼700℃의 저온으로 수행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  10. 제 1 항에 있어서, 상기 O2 플라즈마 처리하는 단계 후, 그리고, 상기 p+ 폴리실리콘막과 게이트 산화막을 식각하는 단계 전, 상기 O2 플라즈마 처리된 p+ 폴리실리콘막 상에 WN막과 W막의 적층막 또는 WSix막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  11. 제 10 항에 있어서, 상기 WN막은 20∼300Å 두께로, W막은 300∼1800Å 두께로, WSix막은 700∼2500Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  12. 제 1 항에 있어서, 상기 p+ 폴리실리콘막과 게이트 산화막을 식각하는 단계 후, 기판 결과물을 RTA 방식 또는 스파이크-RTA 방식으로 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  13. 제 12 항에 있어서, 상기 RTA 방식의 어닐링은 20∼100℃/sec의 온도상승속도로 850∼1050℃까지 온도를 증가시켜 수행하고, 상기 스파이크-RTA 방식의 어닐 링은 20∼100℃/sec의 온도상승속도로 950∼1200℃까지 온도를 증가시켜 수행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
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