KR100703840B1

KR100703840B1 - 반도체 소자 제조 방법

Info

Publication number: KR100703840B1
Application number: KR1020060019606A
Authority: KR
Inventors: 황선환; 이진구; 오재근; 노재성
Original assignee: 주식회사 하이닉스반도체
Priority date: 2006-02-28
Filing date: 2006-02-28
Publication date: 2007-04-09

Abstract

본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정 중, 폴리실리콘 감소율(PDR)을 개선시키는 반도체 소자의 제조 방법에 관한 것으로, 이를 위해 본 발명은, 피형 및 엔형 폴리실리콘게이트 형성예정지역이 정의된 반도체 기판 상에 게이트 절연막 및 게이트 전도막을 순차적으로 형성하는 단계, 상기 피형 폴리실리콘게이트 형성예정지역의 상기 게이트 전도막에 피(P)형 불순물을 주입하는 단계, 상기 피타입 이온의 활성화를 위해 제1 어닐하는 단계, 상기 엔형 폴리실리콘게이트 형성예정지역의 상기 게이트 전도막에 엔(N)형 불순물을 주입하는 단계 및 상기 엔타입 이온의 활성화를 위해 제2 어닐하는 단계를 포함하는 반도체 소자의 제조 방법을 제공하여, 피형 불순물의 확산을 통해 우수한 성질을 갖는 트랜지스터를 형성할 수 있어, 반도체 소자의 신뢰성 및 안정성을 확보할 수 있으며, 폴리실리콘 감소율을 개선시킬 수 있는 효과를 얻는다.

어닐 공정, 엔타입 이온, 피타입 이온, 듀얼 게이트

Description

반도체 소자 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}

도 1은 일반적인 리세스 게이트 구조를 나타낸 단면도.

도 2a 및 도 2b는 종래기술에 따른 플라즈마도핑과 빔라인이온주입의 내확산 정도를 비교하기 위한 도면.

도 3a 내지 도 3d는 본 발명의 일실시예에 따라 듀얼폴리실리콘게이트를 갖는 반도체 소자의 제조 방법을 나타낸 단면도.

* 도면의 주요부분에 대한 부호의 설명 *

51 : 반도체 기판 52 : 게이트 절연막

53 : 질화산화막 54a : 피형 게이트 전도막

54b : 엔형 게이트 전도막 57 제2 이온주입마스크

58 : 엔형 불순물

본 발명은 반도체 제조 기술에 관한 것으로, 특히 듀얼폴리실리콘게이트(Dual polysilicon gate)를 갖는 반도체소자의 제조 방법에 관한 것이다.

대표적인 반도체 소자인 디램(DRAM)의 주변회로지역에서 N+/P+ 듀얼폴리실리콘게이트를 형성하게 되면 피모스 트랜지스터의 경우는 기존의 N+ 폴리실리콘게이트가 배리드채널(Buried channel)이 형성되는 반면에 P+ 폴리실리콘게이트를 형성하게 되면 표면채널(Surface channel)이 형성되게 되므로써, 기존의 N+ 폴리실리콘게이트의 배리드채널에 비하여 숏채널이 감소하게 되고, 동일한 문턱전압에 대하여 Idst의 개선, 서브문턱전압 개선 및 DIBL이 개선되는 장점이 있다. 또한 기존의 N+ 폴리실리콘게이트에 비하여 리텐션타임(retntion time)이 향상될 뿐만 아니라, 저전력 및 높은 성능을 가진 디램 소자를 형성할 수 있다.

그리고, 듀얼폴리실리콘게이트를 형성함에 있어서, 기존의 듀얼폴리실리콘 이온주입으로 진행할 경우, 셀지역이 리세스게이트구조(도 1 참조)로 진행될 경우, 폴리실리콘 깊이(도 1의 h)가 약 2000Å 이상이 되기 때문에, 셀지역에 대하여 인(Phosphorous)을 균일하게 도핑하는데 상당한 문제점을 가지게 된다. 또한, 컨버티드구조(Converted scheme)로 진행될 경우에는 P+ 폴리게이트를 형성하기 위한 보론 이온주입 농도가 약 1.5E16atoms/cm² 이상으로 진행되어야 하기 때문에 양산성에 있어서 상당한 문제점을 가지게 된다.

현재의 디램에서는 표면채널을 가지는 P+ 폴리게이트를 가지는 피모스 트랜지스터를 실현시키기 위해서 이온주입공정을 도입하여 P+ 폴리게이트를 형성하고 있다.

P+ 폴리게이트를 형성함에 있어서, 기존의 빔라인이온주입(Beam line implantation)의 양산성 문제를 해결하기 위하여 플라즈마도핑(Plasma doping) 방식으로 이온을 주입하고 있으나, 플라즈마도핑의 경우는 폴리실리콘 표면에 거의 모든 불순물들이 도핑될뿐만 아니라 후속의 활성화 어닐링공정에 의해서도 폴리실리콘 내부로의 내확산(interdiffusion)이 잘되지 않고 있다. 또한 후속의 세정 공정에 의하여 약 60% 이상의 도펀트의 손실이 발생하게 된다. 그리고, 활성화를 위해 어닐 온도를 증가시킬 경우 P+ 폴리게이트의 폴리실리콘 감소율(PDR : Poly Depletion Rate)의 열화가 발생하게 된다.

도 2a 및 도 2b는 종래기술에 따른 플라즈마도핑과 빔라인이온주입의 내확산 정도를 비교하기 위한 도면으로서, 가로축은 깊이이고, 세로축은 보론농도이다. 도 1a는 이온주입 직후의 SIMS 데이터이고, 도 1b는 활성화 어닐후 SIMS 데이터이다.

도 2a 및 도 2b를 참조하면, 플라즈마도핑의 경우, 빔라인이온주입 대비 RTA를 이용한 어닐을 적용한 후에도 표면에 있는 도펀트의 내확산이 적게 됨을 알 수 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 폴리실리콘 감소율(PDR)을 개선시키는 반도체 소자의 제조 방법을 제공하는 것을 그 목적으로 한다.

상기의 목적을 달성하기 위한 본 발명의 일측면에 따르면, 피형 및 엔형 폴리실리콘게이트 형성예정지역이 정의된 반도체 기판 상에 게이트 절연막 및 게이트 전도막을 순차적으로 형성하는 단계, 상기 피형 폴리실리콘게이트 형성예정지역의 상기 게이트 전도막에 피(P)형 불순물을 주입하는 단계, 상기 피타입 이온의 활성화를 위해 제1 어닐하는 단계, 상기 엔형 폴리실리콘게이트 형성예정지역의 상기 게이트 전도막에 엔(N)형 불순물을 주입하는 단계 및 상기 엔타입 이온의 활성화를 위해 제2 어닐하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 3a 내지 도 3d는 본 발명의 일실시예에 따라 듀얼폴리실리콘게이트를 갖는 반도체 소자의 제조 방법을 나타낸 단면도이다.

우선, 도 3a에 도시된 바와 같이, P+ 폴리게이트 및 N+ 폴리게이트 형성예정지역이 정의된 반도체 기판(51) 상에 게이트 절연막(52)을 형성한다. 이때, 게이트절연막(52)은 실리콘산화막(SiO₂)이며, 듀얼게이트산화막일 수도 있다.

다음으로, 도 1b에 도시된 바와 같이, P+ 폴리게이트를 형성하기 위해 게이 트 전도막에 보론(boron) 주입시, 게이트 절연막(52)과 반도체 기판(51)에 보론이 침투(penetration)하는 것을 방지하기 위해 게이트 절연막(52) 상부를 질화(nitridation)시켜 질화산화막(53)을 형성한다. 이때, 질화산화막(53)은 퍼니스 질화, 급속어닐링 질화 또는 플라즈마 질화를 이용하는데, 퍼니스 질화시 사용되는 가스는 질소(N₂) 또는 NH₃이며, 질화 공정진행온도는 500℃∼700℃이고, 급속어닐링 질화시 사용되는 가스는 NH₃이며, 질화 공정진행온도는 600℃∼1000℃이고, 플라즈마 질화시 사용되는 가스는 질소와 아르곤의 혼합가스이며, 질화 공정진행온도는 100℃∼700℃이다.

다음으로, 도 1c에 도시된 바와 같이, 질화산화막(53) 상에 게이트 전도막(54)을 형성한다.

이때, 게이트 전도막(54)은 두께가 500~2500Å인 인시츄(in-situ) 상태의 엔형 불순물이 주입된 전도막으써, 엔형 불순물은 인(Ph)이고, 주입 농도는 1.0E20~6E20atoms/Cm³이다.

다음으로, 도 1d에 도시된 바와 같이, N+ 폴리게이트 형성예정지역 상부의 게이트 전도막(54b)을 덮는 제1 이온주입마스크(55)을 형성하여 상기 P+ 폴리게이트 형성예정지역 상부의 게이트 전도막(54a)에 피(P)형 불순물(56)을 주입한다.

여기서, 피형 불순물(56)의 주입은 플라즈마 도핑으로 진행하는데, 플라즈마 도핑은 상기 피형 불순물의 소스로 BF₃ 또는 B₂H₆ 가스를 사용하며, 플라즈마도핑에 너지는 1kV∼20kV, 도즈량은 1E14∼5E16atoms/cm²으로 수행한다.

이어서, 제1 이온주입마스크(55)를 제거한 후, 피형 불순물(56)의 활성화를 위한 제1 활성화 어닐 공정을 수행한다. 여기서, 제1 활성화 어닐 공정은 스파이크 급속어닐 또는 컨벤셔널 급속어닐로 진행하는데, 스파이크 급속어닐은 어닐링온도가 900℃~1200℃이고, 램프업속도를 300~500℃/초 및 어닐링시간을 0.5~2초로 하여 진행하고, 컨벤셔널 급속어닐은, 어닐링온도가 800℃~1050℃이고, 램프업속도를 20~100℃/초 및 어닐링시간을 3~50초로 하여 진행한다.

다음으로, 도 1e에 도시된 바와 같이, P+ 폴리게이트 형성예정지역 상부의 게이트 전도막(54a)을 덮는 제2 이온주입마스크(57)를 형성하여 N+ 폴리게이트 형성예정지역 상부의 게이트 전도막(54b)에 엔형 불순물(58)을 주입한다.

여기서, 엔형 불순물(58)의 주입은 빔라인 이온주입으로 진행하는데, 빔라인 이온주입은 엔형 불순물의 소스로 질량수가 31인 인(Ph) 또는 질량수가 75인 비소(As)로 진행한다. 상기 인을 엔형 불순물의 소스로 이용한 빔라인 이온주입은 이온주입에너지는 2keV∼10keV이고, 도즈량은 1E14∼1E16atoms/cm²으로 하고, 상기 비소를 엔형 불순물의 소스로 이용한 빔라인 이온주입은 이온주입에너지는 5keV∼30keV이고, 도즈량은 1E14∼1E16atoms/cm²으로 진행한다.

이어서, 제2 이온주입마스크(57)를 제거한 후, 엔형 불순물(58)의 활성화를 위한 제2 활성화 어닐 공정을 수행한다. 여기서, 제2 활성화 어닐 공정은 스파이크 급속어닐 또는 컨벤셔널 급속어닐으로 진행하는데, 스파이크 급속어닐은 어닐링온 도가 900℃~1200℃이고, 램프업속도를 300~500℃/초 및 어닐링시간을 0.5~2초로 하고, 컨벤셔널 급속어닐은, 어닐링온도가 800℃~1050℃이고, 램프업속도를 20~100℃/초 및 어닐링시간을 3~50초로 진행한다.

이어서는 일반적인 듀얼폴리실리콘게이트 제조 공정을 통해 P+ 폴리게이트 및 N+ 폴리게이트를 형성한다.

전술한 바와 같이, 본 발명은 듀얼폴리실리콘게이트 형성시, 게이트 전도막의 일측에 피형 불순물을 플라즈마도핑 방식으로 주입 후 제1 어닐링하고, 게이트 전도막의 타측에 엔형 불순물을 빔라인 이온주입 방식으로 주입 후 제2 어닐링하여, 피형 불순물이 제1 어닐링 및 제2 어닐링 공정에 의해 총온도(total thermal) 증가되고, 이에 따라 P+ 폴리게이트의 PDR 열화 없이 피형 불순물의 적절한 활성화를 얻을 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

이상에서 살펴본 바와 같이, 본 발명은 듀얼폴리실리콘게이트 형성시 피형 불순물의 확산을 개선시키기 위해 두 번의 어닐 공정(한 번은 엔형 불순물의 확산 을 위해 진행한 것)을 수행한다.

따라서, 피형 불순물의 확산을 통해 우수한 성질을 갖는 트랜지스터를 형성할 수 있어, 반도체 소자의 신뢰성 및 안정성을 확보할 수 있으며, 폴리실리콘 감소율을 개선시킬 수 있는 효과를 얻는다.

Claims

피형 및 엔형 폴리실리콘게이트 형성예정지역이 정의된 반도체 기판 상에 게이트 절연막 및 게이트 전도막을 순차적으로 형성하는 단계;

상기 피형 폴리실리콘게이트 형성예정지역의 상기 게이트 전도막에 피(P)형 불순물을 주입하는 단계;

상기 피타입 이온의 활성화를 위해 제1 어닐하는 단계;

상기 엔형 폴리실리콘게이트 형성예정지역의 상기 게이트 전도막에 엔(N)형 불순물을 주입하는 단계; 및

상기 엔타입 이온의 활성화를 위해 제2 어닐하는 단계

를 포함하는 반도체 소자의 제조 방법.
제1항에 있어서,

상기 게이트 절연막 형성 후, 질화 공정을 수행하여 게이트 절연막 상에 질화산화막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
제1항에 있어서,

상기 피형 불순물을 주입하는 단계는 플라즈마 도핑으로 진행하고, 상기 엔 형 불순물을 주입하는 단계는 빔라인 이온주입으로 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
제1항에 있어서,

상기 제1 어닐하는 단계는 스파이크 급속어닐 또는 컨벤셔널 급속어닐으로 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
제4항에 있어서,

상기 스파이크 급속어닐은 어닐링온도가 900℃~1200℃이고, 램프업속도를 300~500℃/초 및 어닐링시간을 0.5~2초로 하여 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
제4항에 있어서,

상기 컨벤셔널 급속어닐은, 어닐링온도가 800℃~1050℃이고, 램프업속도를 20~100℃/초 및 어닐링시간을 3~50초로 하여 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
제1항에 있어서,

상기 제2 어닐하는 단계는 스파이크 급속어닐 또는 컨벤셔널 급속어닐으로 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
제7항에 있어서,

상기 스파이크 급속어닐은 어닐링온도가 900℃~1200℃이고, 램프업속도를 300~500℃/초 및 어닐링시간을 0.5~2초로 하여 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
제7항에 있어서,

상기 컨벤셔널 급속어닐은, 어닐링온도가 800℃~1050℃이고, 램프업속도를 20~100℃/초 및 어닐링시간을 3~50초로 하여 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
제3항에 있어서,

상기 플라즈마 도핑은 상기 피형 불순물의 소스로 BF₃ 또는 B₂H₆ 가스를 사용하며, 플라즈마도핑에너지는 1kV∼20kV, 도즈량은 1E14∼5E16atoms/cm²으로 하는 것을 특징으로 하는 반도체 소자의 제조 방법.
제3항에 있어서,

상기 빔라인 이온주입은 상기 엔형 불순물의 소스로 질량수가 31인 인(Ph) 또는 질량수가 75인 비소(As)로 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
제11항에 있어서,

상기 인을 엔형 불순물의 소스로 이용한 빔라인 이온주입은 이온주입에너지는 2keV∼10keV이고, 도즈량은 1E14∼1E16atoms/cm²으로 하는 것을 특징으로 하는 반도체소자의 제조 방법.
제11항에 있어서,

상기 비소를 엔형 불순물의 소스로 이용한 빔라인 이온주입은 이온주입에너 지는 5keV∼30keV이고, 도즈량은 1E14∼1E16atoms/cm²으로 하는 것을 특징으로 하는 반도체소자의 제조 방법.
제2항에 있어서,

상기 질화 공정은 퍼니스 질화, 급속어닐링 질화 또는 플라즈마 질화를 이용하는 것을 특징으로 하는 반도체소자의 제조 방법.
제14항에 있어서,

상기 퍼니스 질화시 사용되는 가스는 질소(N₂) 또는 NH₃이며, 질화 공정진행온도는 500℃∼700℃로 하는 것을 특징으로 하는 반도체 소자의 제조 방법.
제14항에 있어서,

상기 급속어닐링 질화시 사용되는 가스는 NH₃이며, 질화 공정진행온도는 600℃∼1000℃로 하는 것을 특징으로 하는 반도체 소자의 제조 방법.
제14항에 있어서,

상기 플라즈마 질화시 사용되는 가스는 질소와 아르곤의 혼합가스이며, 질화 공정진행온도는 100℃∼700℃로 하는 것을 특징으로 하는 반도체 소자의 제조 방법.
제1항에 있어서,

상기 게이트 전도막은 두께가 500~2500Å인 인시츄(in-situ) 상태의 엔형 불순물이 주입된 전도막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
제18항에 있어서,

상기 엔형 불순물은 인(Ph)이고, 주입 농도를 1.0E20~6E20atoms/Cm³로 하는 것을 특징으로 하는 반도체 소자의 제조 방법.