KR20070106161A - 반도체 소자의 듀얼폴리게이트 제조방법 - Google Patents

반도체 소자의 듀얼폴리게이트 제조방법 Download PDF

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Abstract

본 발명은 플라즈마도핑을 진행한 후, 경화된 감광막을 제거하기 위한 과도한 스트립 및 세정공정에서 70％이상의 도펀트로스가 야기되는 것을 방지하기 위한 반도체 소자의 듀얼폴리게이트 제조방법을 제공하기 위한 것으로, 본 발명은 NMOS와 PMOS가 정의된 반도체 기판 상에 게이트절연막을 형성하는 단계, 상기 게이트절연막상에 N형 불순물이 도핑된 N형 폴리실리콘막을 형성하는 단계, 상기 폴리실리콘막의 표면을 플라즈마처리하여 하드마스크를 형성하는 단계, 상기 PMOS의 폴리실리콘막을 오픈시키는 감광막패턴을 형성하는 단계, 상기 감광막패턴을 이온주입 마스크로 상기 PMOS의 폴리실리콘막에 플라즈마도핑으로 P형 불순물을 주입하여 N형 폴리실리콘게이트와 P형 폴리실리콘 게이트로 이루어진 듀얼 폴리실리콘 게이트를 형성하는 단계, 상기 감광막패턴 및 하드마스크를 제거하는 단계를 포함하고, 상기한 본 발명은 플라즈마도핑방법으로 이온주입을 실시하여 양산성을 확보할 수 있는 효과가 있고, 또한 이온주입을 위한 감광막마스크를 형성하기 전에 폴리실리콘전극 상에 하드마스크를 형성함으로써, 감광막스트립 및 세정시 감광막의 잔류문제와 폴리실리콘전극의 표면에 도핑된 도펀트들이 손실되는 것을 방지할 수 있는 효과가 있다.
이온주입, 감광막경화, 플라즈마도핑, 하드마스크

Description

반도체 소자의 듀얼폴리게이트 제조방법{METHOD FOR FABRICATING THE SAME OF SEMICONDUCTOR DEVICE IN DUAL POLY GATE}
도 1은 종래 기술에 따른 감광막 언스트립을 설명하기 위한 TEM사진,
도 2는 종래 기술에 따른 플라즈마도핑과 빔라인이온주입의 내확산정도를 비교하기 위한 도면,
도 3a 내지 도 3e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 듀얼폴리게이트 제조방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
11 : 반도체 기판 12 : 게이트산화막
13 : 게이트질화막 14, 14a : 폴리실리콘막
15 : 하드마스크 16 : 감광막패턴
17 : 텅스텐실리사이드 18 : 게이트하드마스크
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 듀얼폴리게이트 제조방법에 관한 것이다.
DRAM의 주변회로지역에서 N+/P+ 듀얼폴리실리콘게이트(Dual PolySilicon Gate)를 형성하게 되면 PMOS의 경우는 기존의 N+ 폴리실리콘게이트가 베리드 채널(Buried Channel)이 형성되는 반면에 P+ 폴리실리콘게이트를 형성하게 되면 표면채널(Surface channel)이 형성되게 되므로써, 기존의 N+ 폴리실리콘게이트의 배리드채널에 비하여 숏채널이 감소하게 되고, 동일한 문턱전압에 대하여 Idsat의 개선, 서브문턱전압 개선 및 DIBL이 개선되는 장점이 있다. 또한, 기존의 N+ 폴리실리콘게이트에 비하여 리텐션타임(Retention time)이 향상될 뿐만 아니라, 저전력 및 높은 성능을 가진 DRAM소자를 형성할 수 있다.
그리고, 듀얼폴리실리콘게이트를 형성함에 있어서, 기존의 듀얼폴리실리콘 이온주입으로 진행할 경우, 셀지역이 리세스게이트구조로 진행될 경우, 셀지역에 대하여 인(Phosphorous)을 균일하게 도핑하는데 상당한 문제점을 가지게 된다. 또한, 컨버티드구조(Converted scheme)로 진행될 경우에는 P+ 폴리게이트를 형성하기 위한 보론 이온주입 농도가 약 1.5E16atoms/cm2 이상으로 진행되어야 하며, 이와 같이 높은 도핑시 이온주입배리어로 쓰이는 감광막에 큰 손상(Damage)을 가하게 되어 감광막이 경화되는 현상이 발생하게 된다. 따라서, 후속 감광막스트립시 완전히 제거되지 못하고 잔류하여 후속 공정에 방해물 역할을 하게 된다.
도 1은 종래 기술에 따른 감광막 언스트립을 설명하기 위한 TEM사진이다.
도 1에 도시된 바와 같이, 감광막의 경화로 인해 감광막스트립시 완전히 제거되지 못하고 잔류하는 것을 알 수 있다.
또한, P+ 폴리게이트를 형성함에 있어서, 기존의 빔라인이온주입(Beam line implantation)이 가지는 양산성 측면에서의 문제를 해결하기 위하여 플라즈마도핑(Plasma doping) 방식으로 이온주입하는 방법이 대두되고 있다.
도 2는 종래 기술에 따른 플라즈마도핑과 빔라인이온주입의 내확산정도를 비교하기 위한 도면으로, 가로축은 깊이이고, 세로축은 보론의 농도이다.
도 2에 도시된 바와 같이, 보론 이온주입 직후의 SIMS데이터를 살펴보면 플라즈마도핑 시 빔라인이온주입과는 다르게 표면에 거의 모든 도펀트가 도핑된 것을 알 수 있다.
상기한 바와 같이, 종래 기술은 플라즈마도핑의 경우 폴리실리콘 표면(Surface)에 거의 모든 불순물들이 도핑될뿐만 아니라 경화된 감광막을 제거하기 위한 과도한 감광막스트립 및 세정에 의한 70％이상의 도펀트 로스(Dopant loss)가 발생하게 되고, 이러한 도펀트 로스를 만회하기 위해 도핑농도(Doping Dose)를 증가시켜야하는 문제점이 있다.
본 발명은 상기 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 플라즈마도핑을 진행한 후, 경화된 감광막을 제거하기 위한 과도한 스트립 및 세정공정에 서 70％이상의 도펀트로스가 야기되는 것을 방지하기 위한 반도체 소자의 듀얼폴리게이트 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 반도체 기판 상에 게이트도전막을 형성하는 단계, 상기 게이트도전막 표면을 플라즈마처리하여 하드마스크를 형성하는 단계, 상기 하드마스크 상에 이온주입영역을 오픈시키는 이온주입마스크를 형성하는 단계, 상기 이온주입마스크를 이용하여 플라즈마도핑으로 상기 게이트도전막에 불순물을 주입하는 단계, 상기 이온주입마스크와 하드마스크를 제거하는 단계를 포함하고, 본 발명의 반도체 소자의 듀얼폴리게이트 제조방법은 NMOS와 PMOS가 정의된 반도체 기판 상에 게이트절연막을 형성하는 단계, 상기 게이트절연막상에 N형 불순물이 도핑된 N형 폴리실리콘막을 형성하는 단계, 상기 폴리실리콘막의 표면을 플라즈마처리하여 하드마스크를 형성하는 단계, 상기 PMOS의 폴리실리콘막을 오픈시키는 감광막패턴을 형성하는 단계, 상기 감광막패턴을 이온주입 마스크로 상기 PMOS의 폴리실리콘막에 플라즈마도핑으로 P형 불순물을 주입하여 N형 폴리실리콘게이트와 P형 폴리실리콘 게이트로 이루어진 듀얼 폴리실리콘 게이트를 형성하는 단계, 상기 감광막패턴 및 하드마스크를 제거하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 듀얼폴리게이트 제조방법을 설명하기 위한 공정 단면도이다.
도 3a에 도시된 바와 같이, NMOS영역과 PMOS영역이 정의된 반도체 기판(11) 상에 게이트산화막(12)을 형성한다. 이때, 반도체 기판(11)은 소자분리막과 웰(well)을 포함한다. 또한, 게이트산화막(12)은 실리콘산화막(SiO2)이며, 게이트산화막(12)은 듀얼게이트산화막일 수 있다.
이어서, 게이트산화막(12)의 표면을 질화시킨다. 이러한 질화를 통해 게이트산화막(12)의 일부 두께가 질화되어 질화산화막(Oxynitride, 13)이 형성된다. 여기서, 질화산화막(13)을 형성하는 이유는 후속 이온주입시 사용되는 불순물인 보론(Boron)이 게이트산화막(12)을 관통하여 하부의 반도체 기판(11)으로 침투(Penetration)되는 것을 방지하기 위해서이다.
상기 질화산화막(13)을 형성하기 위한 질화공정은 퍼니스 질화(Furnace nitridation), 플라즈마 질화(Plasma nitridation) 또는 급속열 질화(Rapid Thermal nitridation) 중에서 선택된 어느 하나로 실시한다.
먼저, 퍼니스 질화는 질소(N2) 또는 NH3를 사용하여 실시한다. 그리고, 플라즈마 질화는 질소와 아르곤의 혼합가스로 실시하되, 100℃∼700℃의 온도에서 실시한다. 또한, 급속열 질화는 NH3를 사용하여 실시하되, 600℃∼1000℃의 온도에서 실시한다.
도 3b에 도시된 바와 같이, 질화산화막(13) 상에 인시튜(In-Situ)로 N형 불순물(비소 또는 인)이 도핑된 폴리실리콘막, 즉 인시튜 N형 도우프드 폴리실리콘막(14)을 500Å∼2500Å의 두께로 형성한다.
이하, 인시튜 N형 도우프드 폴리실리콘막(14)을 'N형 폴리실리콘막(14)'이라고 한다.
여기서, N형 폴리실리콘막(14)은 셀(Cell)쪽에 리세스 구조에서 형성되는 N형 폴리실리콘막일 수 있다.
도 3c에 도시된 바와 같이, N형 폴리실리콘막(14) 상에 하드마스크(15)를 형성한다. 여기서, 하드마스크(15)는 N형 폴리실리콘막(14) 표면을 플라즈마처리하여 형성한다. 예컨대, N형 폴리실리콘막(14)을 플라즈마질화시켜 질화막으로 형성하거나, 또는 플라즈마산화시켜 산화막으로 형성한다.
먼저, 하드마스크질화막은 N2와 Ar의 혼합가스로 200℃∼600℃의 온도에서 실시한다. 그리고, 하드마스크산화막은 O2와 Ar의 혼합가스로 200℃∼600℃의 온도에서 실시한다.
도 3d에 도시된 바와 같이, N형 폴리실리콘막(14)의 일부영역(PMOS 영역에 해당) 에 대해 P형 도우프드 폴리실리콘게이트를 형성하기 위해 P형 불순물(예컨대, 보론)의 도핑을 진행한다. 이때, P형 불순물의 도핑은 N형 폴리실리콘막(14) 상에 NMOS영역을 덮고, PMOS영역을 오픈시키는 감광막패턴(16)을 형성한 후 진행한다.
상기 P형 불순물의 도핑은 플라즈마도핑(Plasma doping)을 사용하여 진행하되, 불순물소스로 BF3 또는 B2H6 가스를 사용하며, 플라즈마도핑에너지는 1kV∼20kV(플라즈마도핑시에는 스퍼터링을 위한 백바이스전압(웨이퍼에 걸어주는 전압)만 필요하므로 'kV' 사용), 도즈량은 1.0E16∼7.0E16atoms/cm2 로 실시한다.
이하, P형 불순물이 도핑된 폴리실리콘막을 'P형 폴리실리콘막(14a)'이라고 한다.
위와 같이, 플라즈마도핑을 사용하여 대부분의 P형 불순물들이 P형 폴리실리콘막(14a)의 표면에 존재하게 되고, 높은 도핑으로 인해 감광막패턴(16)에 큰 손상(Damage)이 가해지게 되어 감광막패턴(16)의 경화가 일어난다.
도 3e에 도시된 바와 같이, 감광막패턴(16) 및 하드마스크(15)를 제거한다. 여기서, 감광막패턴(16)은 산소플라즈마를 이용한 스트립공정으로 제거한다. 이때, 경화된 감광막패턴(16)의 제거를 위해 과도한 스트립공정을 실시하여도, 하드마스크(15)로 인해 하부 N형 및 P형 폴리실리콘막(14, 14a)의 표면이 보호되어 표면에 대부분 존재하는 도펀트들을 보호하면서, 감광막패턴(16)을 쉽게 제거할 수 있다.
이어서, 하드마스크(15)를 식각 또는 세정공정으로 제거한다.
이어서, N형 및 P형 폴리실리콘막(14, 14a)에 도핑된 불순물들을 활성화시키기 위해 활성화 어닐링을 실시한다. 상기 할성화 어닐링은 스파이크급속어닐(Spike-Rapid Thermal Annealing:S-RTA) 또는 컨벤셔널급속어닐(Conventional RTA:C-RTA)을 사용하는데, 스파이크급속어닐은 컨벤셔널급속어닐보다 보다 빠른 램 프업속도(Ramp up rate)로 더 높은 온도까지 승온시켜서 짧은 시간동안 어닐하는 공정이다.
스파이크 급속어닐(S-RTA)의 경우는 어닐온도를 950℃∼1200℃, 램프업속도(Ramp up rate)를 100∼300℃/초로 하여 진행하며, 컨벤셔널급속어닐은 어닐온도를 850℃∼1050℃, 램프업속도(Ramp up rate)를 20∼100℃/초로 하여 진행한다.
이하, 활성화된 N형 폴리실리콘막(14)을 'N형 폴리게이트(14)', P형 폴리실리콘막(14a)을 'P형 폴리게이트(14a)'라고 한다.
도 3f에 도시된 바와 같이, N형 및 P형 폴리게이트(14, 14a) 상에 게이트의 저항을 낮추기 위하여 텅스텐질화막과 텅스텐을 적층(Ｗ/ＷN)하거나, 텅스텐실리사이드(ＷSix)를 형성한다. 이하, 텅스텐실리사이드(17)를 형성한 경우로 가정하며, 텅스텐은 300Å∼1800Å, 텅스텐질화막 20Å∼300Å, 텅스텐실리사이드는 700Å∼2500Å 두께로 형성한다.
이어서, 텅스텐실리사이드(17) 상에 게이트하드마스크(18)를 증착한 후, 게이트마스크 및 식각 공정을 진행한다.
여기서, 게이트하드마스크(18)는 하드마스크질화막과 하드마스크텅스텐을 각각 1500Å∼4000Å, 100Å∼1500Å 정도 증착한 이중 구조일 수 있다.
상기한 본 발명은, 듀얼폴리게이트 형성을 위한 불순물 이온주입 공정시, 플라즈마도핑으로 양산성을 확보하고, 이온주입 배리어로 사용되는 감광막패턴을 형성하기 전에 폴리실리콘막의 표면을 플라즈마 처리하여 하드마스크를 형성함으로써, 이온주입 공정시 높은 도핑으로 인해 감광막패턴이 경화되어 후속 감광막의 과 도한 스트립 및 세정시 감광막의 잔류문제와 폴리실리콘전극의 표면에 도핑된 도펀트들이 손실을 막을 수 있는 장점이 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 플라즈마도핑방법으로 이온주입을 실시하여 양산성을 확보할 수 있는 효과가 있고, 또한 이온주입을 위한 감광막마스크를 형성하기 전에 폴리실리콘막의 표면을 플라즈마처리하여 하드마스크를 형성함으로써, 감광막스트립 및 세정시 감광막의 잔류문제와 폴리실리콘전극의 표면에 도핑된 도펀트들이 손실되는 것을 방지할 수 있는 효과가 있다.

Claims (17)

  1. 반도체 기판 상에 게이트도전막을 형성하는 단계;
    상기 게이트도전막 표면을 플라즈마처리하여 하드마스크를 형성하는 단계;
    상기 하드마스크 상에 이온주입영역을 오픈시키는 이온주입마스크를 형성하는 단계;
    상기 이온주입마스크를 이용하여 플라즈마도핑으로 상기 게이트도전막에 불순물을 주입하는 단계; 및
    상기 이온주입마스크와 하드마스크를 제거하는 단계
    를 포함하는 반도체 소자의 제조방법.
  2. 제1항에 있어서,
    상기 하드마스크는 질화공정을 실시하여 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제2항에 있어서,
    상기 질화공정은 N2와 Ar의 혼합가스로, 200℃∼600℃의 온도에서 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제1항에 있어서,
    상기 하드마스크는 산화공정을 실시하여 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제4항에 있어서,
    상기 산화공정은 O2와 Ar의 혼합가스로, 200℃∼600℃의 온도에서 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. NMOS와 PMOS가 정의된 반도체 기판 상에 게이트절연막을 형성하는 단계;
    상기 게이트절연막상에 N형 불순물이 도핑된 N형 폴리실리콘막을 형성하는 단계;
    상기 폴리실리콘막의 표면을 플라즈마처리하여 하드마스크를 형성하는 단계;
    상기 PMOS의 폴리실리콘막을 오픈시키는 감광막패턴을 형성하는 단계;
    상기 감광막패턴을 이온주입 마스크로 상기 PMOS의 폴리실리콘막에 플라즈마 도핑으로 P형 불순물을 주입하여 N형 폴리실리콘게이트와 P형 폴리실리콘 게이트로 이루어진 듀얼 폴리실리콘 게이트를 형성하는 단계; 및
    상기 감광막패턴 및 하드마스크를 제거하는 단계
    를 포함하는 반도체 소자의 듀얼폴리게이트 제조방법.
  7. 제6항에 있어서,
    상기 하드마스크는 질화공정을 실시하여 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 듀얼폴리게이트 제조방법.
  8. 제7항에 있어서,
    상기 질화공정은 N2와 Ar의 혼합가스로, 200℃∼600℃의 온도에서 실시하는 것을 특징으로 하는 반도체 소자의 듀얼폴리게이트 제조방법.
  9. 제6항에 있어서,
    상기 하드마스크는 산화공정을 실시하여 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 듀얼폴리게이트 제조방법.
  10. 제9항에 있어서,
    상기 산화공정은 O2와 Ar의 혼합가스로, 200℃∼600℃의 온도에서 실시하는 것을 특징으로 하는 반도체 소자의 듀얼폴리게이트 제조방법.
  11. 제6항에 있어서,
    상기 P형 불순물 주입은,
    BF3 또는 B2H6 가스를 사용한 플라즈마 도핑을 이용하되, 플라즈마도핑에너지는 1kV∼20kV, 도즈량은 1.0E16atoms/cm2∼7.0E16atoms/cm2 로 하는 것을 특징으로 하는 반도체 소자의 듀얼폴리게이트 제조방법.
  12. 제6항 내지 제11항 중 어느 한 항에 있어서,
    상기 게이트절연막을 형성한 후에,
    상기 게이트절연막의 표면을 질화시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 듀얼폴리게이트 제조방법.
  13. 제12항에 있어서,
    상기 게이트절연막의 표면을 질화시키는 단계는,
    퍼니스 질화, 급속어닐링 질화 또는 플라즈마 질화를 이용하는 것을 특징으로 하는 반도체 소자의 듀얼폴리게이트 제조방법.
  14. 제6항 내지 제11항에 있어서,
    상기 감광막패턴 및 하드마스크를 제거하는 단계 후에,
    상기 듀얼 폴리실리콘게이트에 주입된 불순물의 활성화를 위한 어닐링을 진행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 듀얼폴리게이트 제조방법.
  15. 제14항에 있어서,
    상기 활성화를 위한 어닐링은,
    스파이크급속어닐 또는 컨벤셔널급속어닐을 사용하는 것을 특징으로 하는 반도체 소자의 듀얼폴리게이트 제조방법.
  16. 제15항에 있어서,
    상기 스파이크급속어닐은 어닐링온도가 950℃∼1200℃이고, 램프업속도를 100∼300℃/초로 하여 진행하는 것을 특징으로 하는 반도체 소자의 듀얼폴리게이트 제조방법.
  17. 제15항에 있어서,
    상기 컨벤셔널급속어닐은, 어닐링온도가 850℃∼1050℃이고, 램프업속도를 20∼100℃/초로 하여 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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