KR100722998B1 - 반도체 소자 제조 방법 - Google Patents

반도체 소자 제조 방법 Download PDF

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Abstract

본 발명은 게이트 절연막의 특성 열화를 방지하면서 게이트 전극에 도핑된 도펀트의 활성화를 진행하는데 적합한 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자 제조 방법은 반도체 기판 상에 게이트 절연막 및 게이트 전도막을 차례로 형성하는 단계; 상기 게이트 전도막에 불순물을 도핑하는 단계; 상기 게이트 전도막 내의 상기 도핑된 불순물에 함유된 수소 이온을 외부로 확산시키는 제1어닐을 진행하는 단계; 및 상기 게이트 전도막 내에 도핑된 불순물을 활성화시키는 제2어닐을 진행하는 단계를 포함하며, 이에 따라 본 발명은 게이트 폴리실리콘막에 플라즈마 도핑으로 불순물을 주입한 후, 저온 어닐을 선진행하여 막 내에 함유된 수소 이온을 외부로 확산시킨 후, 수소 이온이 없는 상태에서 고온 어닐을 진행하여 불순물을 활성화함으로써, 도펀트의 활성화를 증가시킬 수 있으며, 게이트 절연막의 특성 열화를 방지함으로써 소자의 동작 특성을 개선하는 효과가 있다.
도펀트 액티베이션 증가, 플라즈마 도핑, 수소 이온 제거, 저온 RTA

Description

반도체 소자 제조 방법{METHOD FOR FORMING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자 제조 방법을 도시한 단면도.
도 2는 플라즈마 도핑 후, 도펀트의 프로파일을 나타낸 그래프.
도 3은 플라즈마 도핑 후, 수소 이온의 깊이에 따른 프로파일을 나타낸 그래프.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 반도체 소자 제조 방법을 도시한 단면도.
도 5는 온도에 따른 수소 이온의 TDS를 나타낸 그래프.
도 6은 본 발명의 제1 및 제2어닐의 진행을 나타낸 그래프.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 소자분리막
33 : 게이트 절연막 34 : 제1게이트 전도막
36 : 제2게이트 전도막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 듀얼 폴리 게이트의 활성화를 증가를 위한 반도체 소자 제조 방법에 관한 것이다.
일반적으로, 반도체 소자의 듀얼 게이트 폴리 내에 도핑된 도펀트 활성화 증가 방법으로 기존에는, 빔-라인 이온 주입(Beam-line implant) 방식이 사용되었으나, 양산성 확보를 위해 플라즈마 도핑(Plasma doping)법이 도입되었다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자 제조 방법을 도시한 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(11) 상에 소자분리막(12)을 형성하여 필드 영역(Field area)과 액티브 영역(Active area)을 정의한다.
이어서, 반도체 기판(11)의 액티브 영역 상에 게이트 절연막(13)을 형성한다.
계속해서, 반도체 기판(11)의 전면에 제1게이트 전도막(14)을 증착한다. 제1게이트 전도막(14)은 폴리실리콘막을 사용한다.
도 1b에 도시된 바와 같이, P+ 플라즈마 도핑을 진행한다. 이 때, P형 불순물은 BF3 또는 B2H6을 사용한다. 플라즈마 도핑을 진행한 후, 제1게이트 전도막(14) 내에 플라즈마 도핑 프로파일(15a)을 갖는다.
도 1c에 도시된 바와 같이, 제1게이트 전도막(14) 내에 함유한 불순물을 활성화하기 위해, 900∼1200℃의 온도 범위에서 어닐(Anneal)을 진행한다. 어닐 후, 제1게이트 전도막(14) 내에 어닐을 진행하기 전과 대비하여 급격한 프로파일을 갖는 도펀트 프로파일(15b)이 형성된다.
도 1d에 도시된 바와 같이, 어닐을 마친 후, 제1게이트 전도막(14) 상에 제2게이트 전도막(15)을 증착한다. 제2게이트 전도막(15)은 텅스텐 또는 텅스텐실리사이드를 단독 또는 이들의 적층막을 사용한다.
도 2는 플라즈마 도핑 후, 빔-라인 이온 주입과 도펀트의 프로파일을 비교한그래프이다.
도 2를 참조하면, 플라즈마 도핑과 빔-라인 이온 주입 모두 깊이가 깊어질수록 보론의 농도는 감소하는 것을 알 수 있다. 이 때, 플라즈마 도핑은 0∼700Å 까지는 기울기의 변화가 거의 없이 일정하게 감소하지만 빔-라인 이온 주입은 약 400Å에서 보론의 농도가 급격히 감소하는 것을 알 수 있다.
도 3은 플라즈마 도핑 후, 수소 이온(Hydrogen)의 깊이에 따른 프로파일을 나타낸 그래프이다.
도 3을 참조하면, 깊이가 깊어져도 수소 이온은 소량 존재하는 것을 알 수 있다.
그러나, 상술한 바와 같이 플라즈마 도핑법은 특성상 도펀트 외 불순물이 폴리실리콘막 내에 수소 이온이 11B 농도 만큼이나 다량 함유(도 1b 참조)할 수 밖에 없다.
이와 같이 도펀트 외 불순물이 다량 존재하는 경우, 도펀트의 활성화를 위한 어닐 공정시 게이트 절연막 내로 쉽게 침투(도 1c 참조)하여 게이트 절연막의 특성을 열화시킬 뿐만 아니라, 도펀트의 활성화를 방해해서, 게이트 폴리의 MOS 소자 특성을 열화시키는 문제가 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 게이트 절연막의 특성 열화를 방지하면서 게이트 전극에 도핑된 도펀트의 활성화를 진행하는데 적합한 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 특징적인 본 발명의 반도체 소자 제조 방법은 반도체 기판 상에 게이트 절연막 및 게이트 전도막을 차례로 형성하는 단계, 상기 게이트 전도막에 불순물을 도핑하는 단계, 상기 게이트 전도막 내의 상기 도핑된 불순물에 함유된 수소 이온을 외부로 확산시키는 제1어닐을 진행하는 단계, 및 상기 게이트 전도막 내에 함유된 불순물을 활성화시키는 제2어닐을 진행하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 반도체 소자 제조 방법을 도시한 단면도이다.
도 4a에 도시된 바와 같이, 반도체 기판(41) 상에 STI(Shallow Trench Isolation) 공정을 진행하여 소자분리막(42)을 형성하여 필드 영역(Field area)과 액티브 영역(Active area)을 정의한다.
이어서, 반도체 기판(41)의 액티브 영역 상에 게이트 절연막(43)을 형성한다. 게이트 절연막(43)은 열산화(Thermal Oxidation), 습식 산화 또는 건식 산화를 사용하여 형성한다.
계속해서, 반도체 기판(41)의 전면에 제1게이트 전도막(44)을 증착한다. 제1게이트 전도막(44)은 폴리실리콘막을 사용하는데 이때, 폴리실리콘막은 언도프드 폴리실리콘막일 수 있고, 400∼1200Å의 두께를 갖는다.
도 4b에 도시된 바와 같이, P+ 플라즈마 도핑을 진행한다. 이 때, P형 불순물은 BF3 또는 B2H6을 사용한다. 플라즈마 도핑을 진행한 후, 제1게이트 전도막(44) 내에 플라즈마 도핑 프로파일(45a)을 갖는다.
플라즈마 도핑은, 0.1∼10 KeV의 에너지로 진행하며, 도즈량이 1E15∼5E16 ions/cm2 를 갖도록 한다.
도 4c에 도시된 바와 같이, 제1게이트 전도막(44) 내에 함유한 수소 이온을 폴리실리콘막 외부로 확산시키기 위한 제1어닐을 진행한다.
이 때, 제1어닐을 진행하여, 수소 이온과 도펀트(예컨대 보론)의 열에 따른 확산 거동 차이를 이용하여 수소 이온을 폴리실리콘막 외부로 확산시키면서도, 도펀트는 그대로 잔존시킬 수 있다.
제1어닐은, 300∼700℃의 온도에서, 10∼120초 동안 진행한다.
도 4d에 도시된 바와 같이, 제1어닐을 진행한 후 폴리실리콘막 내의 도펀트를 활성화시키기 위한 제2어닐을 진행한다.
이 때, 제2어닐은, 900∼1200℃의 온도에서 1∼60초 동안 진행한다. 제2어닐 후, 제1게이트 전도막(34) 내에 제1어닐을 진행했을 때와 대비하여 급격한 프로파일을 갖는 도펀트 프로파일(35b)이 형성된다.
도 4e에 도시된 바와 같이, 제2어닐을 진행하여 도펀트를 활성화한 후, 제1게이트 전도막(34) 상에 제2게이트 전도막(36)을 증착한다. 제2게이트 전도막(36)은 텅스텐 또는 텅스텐실리사이드를 단독 또는 이들의 적층막을 사용한다.
후속공정으로 제2게이트 전도막(36) 상에 게이트 하드마스크를 형성하고, 게이트 패터닝 공정을 진행하여 게이트 패턴을 형성할 수 있다.
도 5는 온도에 따른 수소 이온의 TDS(Thermal Desorption Spectrum)를 나타낸 그래프로써, 350∼700℃의 온도 범위에서 대부분의 수소 이온이 제거됨을 알 수 있다.
도 6은 본 발명의 제1 및 제2어닐의 진행을 나타낸 그래프이다.
도 6을 참조하면, 플라즈마 도핑 후, 폴리실리콘막 내부에 함유된 수소 이온을 제거하기 위한 저온 제1어닐을 진행한 후, 폴리실리콘막 내부의 도펀트를 활성화하기 위한 고온 제2어닐을 진행한다. 이 때, 제1어닐은 제2어닐과 대비하여 상대적으로 낮은 온도에서 진행하는 것을 알 수 있다.
상술한 바와 같이, 수소 이온과 보론의 열에 따른 확산 거동 차이를 이용하 여 폴리실리콘막 내에서 수소 이온을 빼내면서도 보론은 잔존시키는 제1어닐을 진행한 후, 수소 이온을 외부로 확산시키고 제1어닐에 비해 상대적으로 높은 온도에서 제2어닐을 진행하여 도펀트를 활성화시켜, 게이트 절연막의 열화를 방지하면서, 도펀트의 활성화를 증가시킬 수 있으므로 MOS 소자의 특성을 개선할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 게이트 폴리실리콘막에 플라즈마 도핑으로 불순물을 주입한 후, 저온 어닐을 선진행하여 막 내에 함유된 수소 이온을 외부로 확산시킨 후, 수소 이온이 없는 상태에서 고온 어닐을 진행하여 불순물을 활성화함으로써, 도펀트의 활성화를 증가시킬 수 있으며, 게이트 절연막의 특성 열화를 방지함으로써 소자의 동작 특성을 개선하는 효과가 있다.

Claims (10)

  1. 반도체 기판 상에 게이트 절연막 및 게이트 전도막을 차례로 형성하는 단계;
    상기 게이트 전도막에 불순물을 도핑하는 단계;
    상기 게이트 전도막 내의 상기 도핑된 불순물에 함유된 수소 이온을 외부로 확산시키는 제1어닐을 진행하는 단계; 및
    상기 게이트 전도막 내에 도핑된 불순물을 활성화시키는 제2어닐을 진행하는 단계
    를 포함하는 반도체 소자 제조 방법.
  2. 제1항에 있어서,
    상기 제1어닐은 상기 제2어닐에 비해 상대적으로 낮은 온도에서 진행하는 반도체 소자 제조 방법.
  3. 제2항에 있어서,
    상기 제1어닐은, 300∼700℃의 온도에서, 10∼120초 동안 진행하는 반도체 소자 제조 방법.
  4. 제2항에 있어서,
    상기 제2어닐은, 900∼1200℃의 온도에서 1∼60초 동안 진행하는 반도체 소자 제조 방법.
  5. 제1항에 있어서,
    상기 불순물을 도핑하는 단계는, 플라즈마 도핑을 실시하는 반도체 소자 제조 방법.
  6. 제5항에 있어서,
    상기 플라즈마 도핑은,
    BF3 또는 B2H6 도펀트를 사용하는 반도체 소자 제조 방법.
  7. 제6항에 있어서,
    상기 플라즈마 도핑은,
    0.1∼10 KeV의 에너지, 도즈량이 1E15∼5E16 ions/cm2 를 갖는 반도체 소자 제조 방법로 진행하는 반도체 소자 제조 방법.
  8. 제1항에 있어서,
    상기 게이트 전도막은,
    언도프드 폴리실리콘막을 사용하는 반도체 소자 제조 방법.
  9. 제8항에 있어서,
    상기 게이트 전도막은,
    400∼1200Å의 두께로 형성하는 반도체 소자 제조 방법.
  10. 제1항에 있어서,
    상기 제2어닐을 진행한 후,
    상기 게이트 전도막 상에 게이트 하드마스크를 형성하는 단계; 및
    게이트 패터닝 공정을 진행하여 게이트 패턴을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
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JP2000340790A (ja) 1999-05-27 2000-12-08 Mitsubishi Electric Corp 半導体装置およびその製造方法ならびに電界効果型トランジスタ

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