KR100806139B1 - 플라즈마도핑을 이용한 반도체소자의 제조 방법 - Google Patents
플라즈마도핑을 이용한 반도체소자의 제조 방법 Download PDFInfo
- Publication number
- KR100806139B1 KR100806139B1 KR1020050132570A KR20050132570A KR100806139B1 KR 100806139 B1 KR100806139 B1 KR 100806139B1 KR 1020050132570 A KR1020050132570 A KR 1020050132570A KR 20050132570 A KR20050132570 A KR 20050132570A KR 100806139 B1 KR100806139 B1 KR 100806139B1
- Authority
- KR
- South Korea
- Prior art keywords
- gate polysilicon
- polysilicon film
- film
- gate
- dopant
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 35
- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 92
- 229920005591 polysilicon Polymers 0.000 claims abstract description 92
- 239000002019 doping agent Substances 0.000 claims abstract description 44
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims abstract description 18
- 229910021342 tungsten silicide Inorganic materials 0.000 claims abstract description 18
- 238000000137 annealing Methods 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 229910052751 metal Inorganic materials 0.000 claims abstract description 7
- 239000002184 metal Substances 0.000 claims abstract description 7
- 230000003213 activating effect Effects 0.000 claims abstract description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 2
- 229910052721 tungsten Inorganic materials 0.000 claims description 2
- 239000010937 tungsten Substances 0.000 claims description 2
- 238000010438 heat treatment Methods 0.000 claims 2
- 238000009792 diffusion process Methods 0.000 abstract description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract 1
- 229910052710 silicon Inorganic materials 0.000 abstract 1
- 239000010703 silicon Substances 0.000 abstract 1
- 238000005468 ion implantation Methods 0.000 description 10
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000010884 ion-beam technique Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 150000001768 cations Chemical class 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000011343 solid material Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3215—Doping the layers
- H01L21/32155—Doping polycristalline - or amorphous silicon layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Ceramic Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 플라즈마도핑에 의해 과도하게 도핑되어 있는 폴리실리콘막과 텅스텐실리사이드막의 계면의 도펀트가 후속 공정에 의해 외확산되는 것을 방지할 수 있는 반도체소자의 제조 방법을 제공하기 위한 것으로, 본 발명은 반도체기판 상에 게이트산화막을 형성하는 단계, 상기 게이트산화막 상에 제1게이트폴리실리콘막을 형성하는 단계, 상기 제1게이트폴리실리콘막에 플라즈마도핑을 통해 도펀트를 도핑하는 단계, 상기 제1게이트폴리실리콘막 상에 제2게이트폴리실리콘막을 형성하는 단계, 상기 제2게이트폴리실리콘막이 형성된 상태에서 상기 제1게이트폴리실리콘막 내에 도핑된 도펀트를 활성화시키기 위한 어닐 공정을 진행하는 단계, 및 상기 제2게이트폴리실리콘막 상에 게이트금속막을 형성하는 단계를 포함하고, 상술한 본 발명은 플라즈마 도핑에 의해 과도하게 도핑되어 있는 영역이 게이트폴리실리콘막과 텅스텐실리사이드막의 계면이 아닌 게이트폴리실리콘막 내부에 위치하므로, 후속 공정에 의해 도펀트가 게이트폴리실리콘막의 외부로 외확산하는 것을 방지할 수 있어, 과도하게 도핑된 영역을 효과적으로 활용하면서도 도펀트 손실을 억제할 수 있는 효과가 있다.
플라즈마도핑, 외확산, 게이트전극, 게이트폴리실리콘막, 도핑프로파일
Description
도 1a 내지 도 1c는 종래기술에 따른 반도체소자의 제조 방법을 간략히 도시한 도면,
도 2는 플라즈마도핑 직후 도펀트프로파일을 빔라인이온주입과 비교한 도면,
도 3은 도펀트를 활성화시키기 위한 어닐공정을 진행한 후 도펀트 프로파일을 빔라인이온주입과 비교한 도면,
도 4a 내지 도 4e는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 소자분리막
23 : 게이트산화막 24a : 제1게이트폴리실리콘막
24b : 제2게이트폴리실리콘막 24 : 게이트폴리실리콘막
27 : 텅스텐실리사이드막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 게이트전극에 도핑된 불순물의 손실을 방지할 수 있는 반도체소자의 제조 방법에 관한 것이다.
DRAM 제조 공정시 고농도 N형 도펀트(N+) 또는 고농도 P형 도펀트(P+)로 도핑된 듀얼 게이트전극을 형성하고자 한다. 일반적으로 PMOS의 경우, 게이트전극을고농도 N형 도펀트가 주입된 N+ 게이트전극으로 형성하게 되면 배리드 채널(buried channel)이 형성되는 반면에, 고농도 P형 도펀트가 도핑된 P+ 게이트전극으로 형성하게 되면 표면 채널(surface channel)이 형성되게 된다. 따라서, P+ 게이트전극의 표면채널은 N+ 게이트전극의 배리드 채널에 비하여 숏채널효과(short channel effect)가 감소하면서 동일한 문턱전압(Vt)에 대하여 서브 문턱전압 슬로프(slope)가 개선되고 DIBL(Drain Induced Barrier Lowering)이 개선될 뿐만 아니라, N+ 게이트전극에 비하여 보유시간(retention time)이 향상되고 저전압에서 동작하는 DRAM을 제조할 수 있다.
이와 같은 장점으로 인해 이온주입(Implantation) 공정을 도입하여 P+ 게이트전극을 형성하여 표면채널을 가지는 P+ 게이트전극 PMOS를 형성하고 있다.
일반적으로 반도체소자 제조 공정시 이온주입(Implantation)은 빔라인이온주입(Beam line Ion implantation)(또는 이온빔 이온주입(Ion beam Ion implantation)이라고도 함)을 이용하는데, 빔라인 이온주입은 전기장을 이용하여 주입하고자 하는 이온들을 높은 운동에너지를 갖도록 가속시켜서 고체상태인 재료 의 표면에 충돌시키므로써 이온을 주입시키는 기술이다.
최근에는 플라즈마도핑(Plasma Doping)(또는 플라즈마이온주입법이라고도 함)을 이용하는데, 플라즈마도핑은 빔라인이온주입법과 달리 별도의 이온발생원(이온빔)과 가속장치를 사용하지 않으므로 설비 제작비용을 감소시킨다. 또한, 주입하고자 하는 물질을 기체 상태로 도입하고 플라즈마를 형성시킨 후 처리하고자 하는 시편에 고전압의 바이어스를 인가함으로써 플라즈마 중의 양이온들이 시편의 표면에 충돌, 주입되도록 하는 이온주입방식을 채택하므로, 균일한 이온주입을 구현할 수 있으며, 따라서 처리속도를 크게 향상시킬 수 있다.
도 1a 내지 도 1c는 종래기술에 따른 반도체소자의 제조 방법을 간략히 도시한 도면이다.
도 1a에 도시된 바와 같이, 반도체기판(11)의 소정영역에 STI 방법을 이용하여 소자분리막(12)을 형성한 후, 반도체기판(11) 상에 게이트산화막(13)을 형성하고, 게이트산화막(13) 상에 게이트폴리실리콘막(14)을 증착한다.
이어서, 게이트폴리실리콘막(14) 내에 고농도 P형 도펀트를 도핑하기 위해 플라즈마 도핑을 실시한다.
도 1b에 도시된 바와 같이, 게이트폴리실리콘막(14) 내에 도핑된 P형 도펀트를 활성화시키기 위한 어닐(Anneal) 공정을 진행한다.
도 1c에 도시된 바와 같이, 게이트폴리실리콘막(14) 상에 텅스텐실리사이드막(15)과 같은 게이트금속막을 증착한 후 후속 게이트패터닝을 진행한다.
도 1a 내지 도 1c에서 P1∼P3는 도펀트 프로파일을 나타낸 것이다.
도 2는 플라즈마도핑 직후 도펀트프로파일을 빔라인이온주입과 비교한 도면이고, 도 3은 도펀트를 활성화시키기 위한 어닐공정을 진행한 후 도펀트 프로파일을 빔라인이온주입과 비교한 도면이다. 도 2와 도 3에서, 가로축은 깊이이고, 세로축은 보론 농도를 나타내며, 도핑된 도펀트는 'B_5keV_1.6E16'이다.
도 2와 도 3을 참조하면, 플라즈마도핑에 의해 과도하게 도핑되어 있는 초표면영역(즉 폴리실리콘막과 텅스텐실리사이드막의 계면)이 텅스텐실리사이드막 등의 후속 공정시 텅스텐실리사이드막 내부로 외확산(out-diffusion)되어 폴리실리콘 도핑 효과가 급격히 상실된다. 이는 게이트폴리실리콘의 저항 증가 및 P+ 게이트전극 PMOS의 포화전류(saturation current) 특성을 열화시키게 된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 플라즈마도핑에 의해 과도하게 도핑되어 있는 폴리실리콘막과 텅스텐실리사이드막의 계면의 도펀트가 후속 공정에 의해 외확산되는 것을 방지할 수 있는 반도체소자의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 반도체기판 상에 게이트산화막을 형성하는 단계, 상기 게이트산화막 상에 제1게이트폴리실리콘막을 형성하는 단계, 상기 제1게이트폴리실리콘막에 플라즈마도핑을 통해 도펀트를 도핑하는 단계, 상기 제1게이트폴리실리콘막 상에 제2게이트폴리실리콘막을 형성하는 단계, 상기 제2게이트폴리실리콘막이 형성된 상태에서 상기 제1게이트폴리실리콘막 내에 도핑된 도펀트를 활성화시키기 위한 어닐 공정을 진행하는 단계, 및 상기 제2게이트폴리실리콘막 상에 게이트금속막을 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 제1게이트폴리실리콘막은 상기 제1 및 제2게이트폴리실리콘막을 합친최종 두께의 1/2∼2/3 두께로 증착하는 것을 특징으로 하며, 상기 제2게이트폴리실리콘막은 상기 제1 및 제2게이트폴리실리콘막을 합친최종 두께의 1/2∼1/3 두께로 증착하는 것을 특징으로 하고, 상기 제1게이트폴리실리콘막과 상기 제2게이트폴리실리콘막을 합친 최종 두께는 400Å∼1200Å로 하는 것을 특징으로 하며, 상기 플라즈마도핑시 P형 도펀트를 도핑하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 4a에 도시된 바와 같이, 반도체기판(21)의 소정영역에 STI 방법을 이용하여 소자분리막(22)을 형성한 후, 반도체기판(21) 상에 게이트산화막(23)을 형성한다.
이어서, 게이트산화막(23) 상에 제1게이트폴리실리콘막(24a)을 증착한다. 이 때, 제1게이트폴리실리콘막(24a)은 게이트폴리실리콘막의 최종 두께(Final thickness, FT)의 1/2∼2/3 정도의 두께로 증착한다.
도 4b에 도시된 바와 같이, 제1게이트폴리실리콘막(24a)에 고농도 P형 도펀트를 도핑하기 위해 플라즈마 도핑(25)을 실시한다. 이때, 플라즈마도핑후 도펀트의 도핑프로파일(P11)은 제1게이트폴리실리콘막(24a) 내부에 존재하며, 제1게이트폴리실리콘막(24a)의 표면 지역이 제1게이트폴리실리콘막(24a)의 내부보다 도펀트 농도가 더 높다.
상기 플라즈마도핑시 사용하는 P형 도펀트는 보론(Boron)으로서, 보론을 도핑하기 위한 도핑소스로는 BF3 또는 B2H6 가스를 사용한다. 그리고, 플라즈마도핑은 0.1keV∼10keV 범위의 에너지로 진행하고, 도즈는 1E15∼5E16#/cm2 범위로 진행한다.
도 4c에 도시된 바와 같이, 플라즈마 도핑이 이루어진 제1게이트폴리실리콘막(24a) 상에 게이트폴리실리콘막의 최종 두께가 되도록 하는 두께로 제2게이트폴리실리콘막(24b)을 증착한다. 따라서, 제2게이트폴리실리콘막(24b)은 게이트폴리실리콘막 최종 두께의 1/2∼1/3 정도의 두께로 증착한다.
이하, 제1게이트폴리실리콘막(24a)과 제2게이트폴리실리콘막(24b)을 '게이트폴리실리콘막(24)'이라고 약칭하고, 이로써 플라즈마 도핑에 의해 과도하게 도핑되어 있는 영역이 게이트폴리실리콘막(24)의 내부, 즉 제1게이트폴리실리콘막(24a)과 제2게이트폴리실리콘막(24b)의 계면에 위치한다. 이때, 여전히 도펀트의 도핑프로 파일(P11)은 제1게이트폴리실리콘막(24a) 내부에 존재하고, 제1게이트폴리실리콘막(24a)의 표면 지역이 제1게이트폴리실리콘막(24a)의 내부보다 도펀트 농도가 더 높다.
바람직하게, 제1게이트폴리실리콘막(24a)과 제2게이트폴리실리콘막(24b)를 합친 게이트폴리실리콘막(24)의 두께는 400Å∼1200Å이다.
도 4d에 도시된 바와 같이, 게이트폴리실리콘막(24) 내에 도핑된 P형 도펀트를 활성화시키기 위한 어닐(Anneal) 공정(26)을 진행한다. 이때, 어닐 공정(26)은 급속열처리(Rapid Thermal Process; RTP)를 이용하고, 급속열처리를 사용할 때의 온도는 850℃∼1100℃이고, 열처리 시간은 1초∼60초 범위이다.
이때, 어닐공정후 도펀트의 도핑프로파일(P12)은 제1게이트폴리실리콘막(24a)의 표면 지역으로부터 일부가 바닥지역까지 확산되고, 또한 일부가 제2게이트폴리실리콘막(24b) 내부로 확산된 형태이다.
도 4e에 도시된 바와 같이, 게이트폴리실리콘막(24) 상에 텅스텐실리사이드막(27)으로 된 게이트금속막을 증착한 후 게이트패터닝을 진행하여 게이트전극(200)을 완성한다. 여기서, 게이트폴리실리콘막(24) 상에 증착되는 물질은 텅스텐실리사이드(27) 외에 텅스텐막과 같은 게이트금속막을 사용할 수 있다.
이와 같은 텅스텐실리사이드막(27) 증착시에 플라즈마 도핑에 의해 과도하게 도핑되어 있는 영역의 도펀트가 외확산할 수 있는데, 본 발명은 게이트폴리실리콘막(24)/텅스텐실리사이드막(27) 계면이 아닌 게이트폴리실리콘막(24) 내부에 과도한 도핑영역이 위치하므로 도펀트의 외확산은 텅스텐실리사이드막(27)까지 미치지 않는다.
즉, 도펀트의 외확산은 제2게이트폴리실리콘막(24b)까지만 진행되고, 따라서 텅스텐실리사이드막(27) 증착후 도펀트의 도핑프로파일(P13)은 게이트폴리실리콘막(24) 내부에만 위치한다. 그리고, 어닐 공정 및 텅스텐실리사이드막 증착에 의해 도펀트가 활성화 및 외확산되기 때문에, 게이트폴리실리콘막(24)의 내부에서 도펀트가 균일하게 위치한다. 바람직하게는, 게이트폴리실리콘막(24)의 중간 깊이(제1게이트폴리실리콘막과 제2게이트폴리실리콘막의 계면)에서 표면지역 및 바닥 지역보다 다소 높을 수는 있으나, 그 편차는 거의 무시할 정도이다.
상술한 실시예에 따르면, 플라즈마 도핑에 의해 과도하게 도핑되어 있는 영역이 게이트폴리실리콘막(24)/텅스텐실리사이드막(27) 계면이 아닌 게이트폴리실리콘막(24) 내부에 위치하므로, 과도하게 도핑된 영역을 효과적으로 활용하면서도 도펀트 손실을 억제할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 플라즈마 도핑에 의해 과도하게 도핑되어 있는 영역이 게이트폴리실리콘막과 텅스텐실리사이드막의 계면이 아닌 게이트폴리실리콘막 내부에 위치하므로, 후속 공정에 의해 도펀트가 게이트폴리실리콘막의 외부로 외확산하는 것을 방지할 수 있어, 과도하게 도핑된 영역을 효과적으로 활용하면서도 도펀트 손실을 억제할 수 있는 효과가 있다. 이로써, 게이트폴리실리콘막의 저항 증가 및 P+ 게이트전극 PMOS의 포화전류(saturation current) 특성을 열화를 방지할 수 있다.
Claims (9)
- 반도체기판 상에 게이트산화막을 형성하는 단계;상기 게이트산화막 상에 제1게이트폴리실리콘막을 형성하는 단계;상기 제1게이트폴리실리콘막에 플라즈마도핑을 통해 도펀트를 도핑하는 단계;상기 제1게이트폴리실리콘막 상에 제2게이트폴리실리콘막을 형성하는 단계;상기 제2게이트폴리실리콘막이 형성된 상태에서 상기 제1게이트폴리실리콘막 내에 도핑된 도펀트를 활성화시키기 위한 어닐 공정을 진행하는 단계; 및상기 제2게이트폴리실리콘막 상에 게이트금속막을 형성하는 단계를 포함하는 반도체소자의 제조 방법.
- 제1항에 있어서,상기 제1게이트폴리실리콘막은, 상기 제1 및 제2게이트폴리실리콘막을 합친최종 두께의 1/2∼2/3 두께로 증착하는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제1항에 있어서,상기 제2게이트폴리실리콘막은, 상기 제1 및 제2게이트폴리실리콘막을 합친최종 두께의 1/2∼1/3 두께로 증착하는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제1항 내지 제3항 중 어느 한 항에 있어서,상기 제1게이트폴리실리콘막과 상기 제2게이트폴리실리콘막을 합친 최종 두께는, 400Å∼1200Å로 하는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제1항에 있어서,상기 플라즈마도핑시 P형 도펀트를 도핑하는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제5항에 있어서,상기 플라즈마도핑시, 도핑소스로는 BF3 또는 B2H6 가스를 사용하고, 0.1keV∼10keV 범위의 에너지로 진행하며, 도즈는 1E15∼5E16#/cm2 범위로 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제1항에 있어서,상기 어닐 공정은, 급속열처리를 이용하는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제7항에 있어서,상기 급속열처리는, 850℃∼1100℃ 온도에서 1초∼60초 동안 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제1항에 있어서,상기 게이트금속막은, 텅스텐실리사이드막 또는 텅스텐막으로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050132570A KR100806139B1 (ko) | 2005-12-28 | 2005-12-28 | 플라즈마도핑을 이용한 반도체소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050132570A KR100806139B1 (ko) | 2005-12-28 | 2005-12-28 | 플라즈마도핑을 이용한 반도체소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20070069912A KR20070069912A (ko) | 2007-07-03 |
| KR100806139B1 true KR100806139B1 (ko) | 2008-02-22 |
Family
ID=38505475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050132570A KR100806139B1 (ko) | 2005-12-28 | 2005-12-28 | 플라즈마도핑을 이용한 반도체소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100806139B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102015866B1 (ko) | 2012-06-29 | 2019-08-30 | 에스케이하이닉스 주식회사 | 리세스게이트를 구비한 트랜지스터 및 그 제조 방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010062106A (ko) * | 1999-12-09 | 2001-07-07 | 포만 제프리 엘 | 극히 얕은 접합 도펀트 프로파일 형성 공정과 반도체디바이스 |
| KR20020081441A (ko) * | 2000-03-13 | 2002-10-26 | 어드밴스드 마이크로 디바이시즈, 인코포레이티드 | 깊은 접합을 갖는 소스/드레인 영역들을 제조하는 방법 |
-
2005
- 2005-12-28 KR KR1020050132570A patent/KR100806139B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010062106A (ko) * | 1999-12-09 | 2001-07-07 | 포만 제프리 엘 | 극히 얕은 접합 도펀트 프로파일 형성 공정과 반도체디바이스 |
| KR20020081441A (ko) * | 2000-03-13 | 2002-10-26 | 어드밴스드 마이크로 디바이시즈, 인코포레이티드 | 깊은 접합을 갖는 소스/드레인 영역들을 제조하는 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20070069912A (ko) | 2007-07-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100844957B1 (ko) | 플라즈마 도핑 방법 및 이를 이용한 반도체 소자의 제조방법 | |
| CN101207085A (zh) | 半导体器件的制作方法 | |
| KR100806139B1 (ko) | 플라즈마도핑을 이용한 반도체소자의 제조 방법 | |
| US7888245B2 (en) | Plasma doping method and method for fabricating semiconductor device using the same | |
| KR101185987B1 (ko) | 듀얼 폴리 게이트의 ｐ형 불순물 도핑방법 및 이를 이용한 듀얼 폴리 게이트 형성방법 | |
| KR100598162B1 (ko) | 반도체장치의 게이트 형성방법 | |
| KR100722998B1 (ko) | 반도체 소자 제조 방법 | |
| KR100549573B1 (ko) | 모스형 트랜지스터의 제조방법 | |
| CN101295675B (zh) | 半导体器件的制作方法 | |
| KR100799020B1 (ko) | 반도체 메모리 소자의 제조방법 | |
| KR100671663B1 (ko) | 반도체 소자의 트랜지스터 제조 방법 | |
| KR100468695B1 (ko) | 짧은채널효과를개선시키기위한채널도우핑프로파일을갖는고성능모스트랜지스터제조방법 | |
| KR100665904B1 (ko) | 듀얼 게이트 구조의 반도체 소자 제조방법 | |
| KR100810071B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20020052682A (ko) | 반도체 소자의 트랜지스터 제조 방법 | |
| KR100668850B1 (ko) | 반도체 소자의 게이트 형성방법 | |
| CN101577230B (zh) | 半导体器件的制造方法 | |
| KR100701686B1 (ko) | 반도체 소자의 제조방법 | |
| KR100703840B1 (ko) | 반도체 소자 제조 방법 | |
| KR20010020009A (ko) | 반도체소자의 게이트전극 형성방법 | |
| KR20010017518A (ko) | 모스전계효과트랜지스터 소자의 제조방법 | |
| KR20060136239A (ko) | 듀얼 게이트 구조의 반도체 소자 제조방법 | |
| KR20000043189A (ko) | 반도체소자의 제조방법 | |
| KR20000045886A (ko) | 반도체소자의 게이트전극 형성방법 | |
| KR20070058113A (ko) | 반도체 소자의 듀얼 게이트 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| G170 | Re-publication after modification of scope of protection [patent] | ||
| FPAY | Annual fee payment |
Payment date: 20110126 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |