KR20070058113A - 반도체 소자의 듀얼 게이트 형성방법 - Google Patents

반도체 소자의 듀얼 게이트 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 듀얼 게이트 형성방법을 개시한다. 개시된 본 발명의 방법은, NMOS 및 PMOS 형성 영역이 정의된 반도체 기판 상에 게이트절연막을 형성하는 단계와, 상기 게이트절연막 상에 폴리실리콘막을 형성하는 단계 및 상기 PMOS 형성 영역의 폴리실리콘막 부분에 B10H14와 B11의 혼합 도펀트를 이온주입하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 듀얼 게이트 형성방법{Method for forming dual gate of semiconductor device}
도 1은 도펀트(dopant)에 따른 Max Beam Current(단위:mA)를 나타낸 표.
도 2a 및 도 2b는 본 발명에 따른 반도체 소자의 듀얼 게이트 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
10: 반도체 기판 20: 게이트절연막
30: 보론 침투 방지막 40: 폴리실리콘막
본 발명은 반도체 소자의 듀얼 게이트 형성방법에 관한 것으로, 보다 상세하게는 PMOS의 특성을 개선할 수 있는 반도체 소자의 듀얼 게이트 형성방법에 관한 것이다.
씨모스(CMOS)는 공정감소를 통한 비용절감을 위해 NMOS와 PMOS 모두에서 N+ 폴리실리콘 게이트를 형성하여 왔다. 그런데, 반도체 소자의 고집적화에 따라 PMOS 영역에서 카운트 도핑(count doping)에 의한 매몰 채널(buried channel)이 형성됨 으로써 매립 채널의 근본적인 문제로 인하여 전체 메모리 소자의 특성을 떨어뜨려 디바이스 개발을 어렵게 하고, 소자의 제조수율을 감소시키고 있다.
이에, 최근에는 NMOS 에서는 N+ 폴리실리콘 게이트를, 그리고, PMOS 에서는 P+ 폴리실리콘 게이트를 형성하는 듀얼 폴리 게이트(dual poly gate) 공정이 수행되고 있다.
여기서, 상기 듀얼 폴리 게이트는, N+ 폴리실리콘을 NMOS의 게이트 물질로 사용하고, P+ 폴리실리콘을 PMOS의 게이트 물질로 사용하는 의미이며, 통상은 게이트 물질로서 비도핑된 비정질실리콘(undoped a-Si)을 증착한 후, NMOS 게이트 영역 및 PMOS 게이트 영역 각각에 선택적으로 N+ 이온주입 및 P+ 이온주입을 행한다.
그러나, 전술한 바와 같이, 듀얼 폴리 게이트 형성방법에는 문제점이 있다.
듀얼 폴리 게이트 형성시 N+ 폴리실리콘 게이트 형성은 As75 등의 Si 보다 큰 원소를 이온주입 함으로써, 외방 확산(Out Diffusion) 이외의 큰 문제점이 발생하지 않으나, P+ 폴리실리콘 게이트의 형성은 이온 임플란트(Ion Implant)로 도핑된 보론(Boron)이 게이트절연막 및 실리콘 기판으로 침투(penetration)하면서 게이트절연막의 라이프 타임(life time)이 감소하고 게이트절연막에서의 일렉트론 트래핑(electron traping)이 증가하는 문제점이 발생하게 된다.
또한, 도 1을 참조하면, 도펀트에 따른 Max Beam Current를 나타낸 것으로, P+ 폴리실리콘 게이트 형성을 B11을 임플란트로 사용할 경우에는 3∼5keV 이하의 낮은 이온 주입 에너지가 요구되어지고 있어, 이 경우, 임플란트 빔 커런트(Implant Beam Current)가 낮아지게 되어 양산성이 떨어지게 된다.
한편, B49F2을 임플란트로 사용할 경우에는 F(Fluorine)에 의한 보론의 침투가 증가하며, 게다가, 후속 열처리 공정후에는 보론의 침투가 더욱 크게 증가되는 문제점이 생기면서 PMOS의 특성 개선에 많은 어려움을 주고 있다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 임플란트 특성을 향상시킴으로써, PMOS의 특성을 개선할 수 있는 반도체 소자의 듀얼 게이트 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, NMOS 및 PMOS 형성 영역이 정의된 반도체 기판 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 폴리실리콘막을 형성하는 단계; 및 상기 PMOS 형성 영역의 폴리실리콘막 부분에 B10H14와 B11의 혼합 도펀트를 이온주입하는 단계;를 포함하는 반도체 소자의 듀얼 게이트 형성방법을 제공한다.
여기서, 상기 게이트절연막은 산화막인 것을 특징으로 한다.
상기 게이트절연막을 형성하는 단계 후, 그리고, 상기 폴리실리콘막 부분에 이온주입하는 단계 전, 상기 상기 게이트절연막의 표면에 보론 침투 차단막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상기 보론 침투 차단막은 상기 게이트절연막의 표면을 질화시켜 형성하는 것을 특징으로 하며, 상기 게이트절연막 표면의 질화 처리는 퍼니스 열처리, 플라즈마 열처리 및 급속 열처리로 구성된 그룹으로 선택되는 어느 하나의 공정으로 수행 하는 것을 특징으로 한다.
상기 폴리실리콘막은 300∼800Å 두께로 형성하는 것을 특징으로 한다.
상기 폴리실리콘막은 비도핑된 폴리실리콘막 또는 N형 불순물이 도핑된 폴리실리콘막으로 형성하는 것을 특징으로 한다.
여기서, 상기 비도핑된 폴리실리콘막인 경우, 상기 PMOS 형성 영역의 폴리실리콘막 부분에 상기 B10H14의 도우즈는 1E14∼1E16 원자/㎠로 하고, 상기 B11의 도우즈는 1E15∼1E16 원자/㎠로 하여 이온주입을 수행하는 것을 특징으로 하며, 상기 이온주입은 1∼10keV의 에너지로 수행하는 특징으로 한다.
한편, 상기 N형 불순물이 도핑된 폴리실리콘막인 경우, 상기 PMOS 형성 영역의 폴리실리콘막 부분에 상기 B10H14의 도우즈는 1E14∼2E16 원자/㎠로 하고, 상기 B11의 도우즈는 2E15∼2E16 원자/㎠로 하여 이온주입을 수행하는 것을 특징으로 하며, 상기 이온주입은 1∼10keV의 에너지로 수행하는 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명의 바람직한 실시예에서는 NMOS 형성 영역 및 PMOS 형성 영역 중에서 PMOS 형성 영역에 대해 도시하고 설명하기로 한다.
먼저, 본 발명의 기술적 원리를 설명하면, 본 발명은 P형 폴리실리콘 게이트를 형성하기 위한 이온주입에 관한것으로, 우선, 게이트절연막을 증착한 후에, 상기 게이트절연막의 표면을 질화시켜 보론 침투 차단막을 형성한다. 그런다음, 상기 보론 침투 차단막 상에 폴리실리콘막을 증착한 후, P형 폴리실리콘 게이트를 형성하기 위해 상기 폴리실리콘막 부분에 B10H14+B11의 혼합 도펀트를 사용하여 이온주입을 수행한다. 이때, 상기 폴리실리콘막은 비도핑된 폴리실리콘막 또는 N형 불순물이 도핑된 폴리실리콘막인 것으로 한다.
이렇게 하면, 상기 보론 침투 차단막이 폴리실리콘막 내의 보론이 기판으로의 침투를 억제하는 역할을 하여, 상기 기판으로의 보론 침투를 억제할 수 있으며, 또한, P형 폴리실리콘 게이트를 형성하기 위한 이온주입을 B10H14+B11의 혼합 도턴트를 사용하여 수행함으로써, 기존의 도펀트 B11에 비해 1/20 정도의 도우즈(dose)만으로 수행하여도 동일한 도우즈를 이온주입을 수행하는 것과 같은 효과를 얻을 수 있으며, 아울러, 기존의 B49F2 도펀트에 비해 F(Fluorine) effect가 감소되어 보론의 기판 침투 또한 억제할 수 있다.
즉, 본 발명은 게이트절연막의 표면을 질화처리하여 보론 침투 차단막을 형성함으로써, 폴리실리콘막 내의 보론이 기판으로의 침투를 억제할 수 있으며, P형 폴리실리콘 게이트를 형성하기 위한 이온주입을 B10H14+B11의 혼합 도턴트를 사용하여 수행함으로써, 기존의 도펀트 B11 또는 B49F2에 비해 1/20 정도의 도우즈(dose)와 20배 정도 증가한 Mass에 의한 Beam Current의 증가로 양산성을 증가시킬 수 있으며, 또한, F(Fluorine) effect를 감소시켜 F에 의한 보론의 기판 침투를 감소시킬 수 있다.
자세하게, 도 2a 및 도 2b는 본 발명에 따른 반도체 소자의 듀얼 게이트 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a을 참조하면, NMOS 및 PMOS 형성 영역이 정의된 반도체 기판(10) 상에 게이트절연막(20)을 형성한다. 여기서, 상기 게이트절연막(20)은 산화막으로 이루어지며, 상기 게이트절연막(20)은 싱글(single) 게이트절연막 또는 듀얼(dule) 게이트절연막으로 형성한다.
그런다음, 후속 폴리실리콘막 내의 보론이 기판으로 침투하는 것을 방지하기 위해 상기 게이트절연막(20) 상에 보론 침투 차단막(30)을 형성한다. 여기서, 상기 보론 침투 차단막(30)은 상기 게이트절연막(20)의 표면을 질화시켜 형성한다. 이때, 상기 게이트절연막(20) 표면의 질화 처리는 퍼니스(furnace) 열처리, 또는, 플라즈마(Plasma) 열처리, 또는, 급속 열처리(Rapid Thermal Annealing) 중에서 어느 하나의 공정으로 수행한다.
여기서, 본 발명은 상기 게이트절연막(20)의 표면을 질화시켜 보론 침투 차단막(30)을 형성함으로써, 상기 보론 침투 차단막(30)으로 인해 후속 폴리실리콘막 내의 보론이 기판으로 침투하는 것을 억제할 수 있다.
도 2b를 참조하면, 상기 보론 침투 차단막(30) 상에 폴리실리콘막(40)을 300∼800Å 두께로 증착한다. 그런다음, 상기 폴리실리콘막(40) 상에 PMOS 형성 영역을 가리는 감광막 패턴(미도시)을 형성한 후, 상기 노출된 PMOS 형성 영역의 폴리실리콘막 부분에 B10H14와 B11의 혼합 도펀트를 이온주입하여 P형 폴리실리콘막을 형성한다. 이때, 상기 폴리실리콘막(40)은 비도핑된 폴리실리콘막 또는 N형 불순물이 도핑된 폴리실리콘막으로 증착한다. 한편, 도시하지는 않았으나 N형 폴리실리콘막의 형성은 공지된 공정에 따라 형성한다.
여기서, 상기 폴리실리콘막(40)이 비도핑된 폴리실리콘막인 경우는, 상기 PMOS 형성 영역의 폴리실리콘막 부분에 상기 B10H14의 도우즈는 1E14∼1E16 원자/㎠로 하고, 상기 B11의 도우즈는 1E15∼1E16 원자/㎠로 하여 이온주입을 수행하며, 상기 이온주입은 1∼10keV의 에너지로 수행한다.
한편, 상기 폴리실리콘막(40)이 N형 불순물이 도핑된 폴리실리콘막인 경우는, 상기 PMOS 형성 영역의 폴리실리콘막 부분에 상기 B10H14의 도우즈는 1E14∼2E16 원자/㎠로 하고, 상기 B11의 도우즈는 2E15∼2E16 원자/㎠로 하여 이온주입을 수행하며, 상기 이온주입은 1∼10keV의 에너지로 수행한다.
여기서, 본 발명은 P+ 폴리실리콘 게이트를 위한 이온주입을 B10H14와 B11의 혼합 도펀트를 사용하여 수행함으로써, 기존의 도펀트 B11 또는 B49F2에 비해 1/20 정도의 도우즈(dose)와 20배 정도 증가한 Mass에 의한 Beam Current의 증가로 양산성을 증가시킬 수 있으며, 또한, F(Fluorine) effect를 감소시켜 F에 의한 보론의 기판 침투를 감소시킬 수 있다.
이후, 도시하지는 않았으나, 상기 이온주입된 폴리실리콘막 상에 금속막과 하드마스크막을 차례로 형성한 후, 이들을 식각하여 NMOS 및 PMOS 형성 영역에 본 발명에 따른 듀얼 게이트를 형성한다.
이상에서와 같이, 본 발명은 게이트절연막 상에 보론 침투 차단막을 형성함으로써, 폴리실리콘막 내의 보론이 기판으로 침투하는 것을 억제할 수 있다.
또한, 본 발명은 P+ 폴리실리콘 게이트를 형성하기 위한 이온주입을 B10H14 와 B11의 혼합 도펀트를 사용하여 수행함으로써, 빔 커런트(Beam Current)가 증가되어 양산성을 증가시킬 수 있으며, 아울러, F(Fluorine) effect를 감소시켜 F에 의한 보론의 기판 침투를 감소시킬 수 있다.
결과적으로, 본 발명은 PMOS의 surface channel 특성을 개선할 수 있다.
이상, 본 발명의 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통사의 지식을 가진 자가 용이하게 알 수 있다.

Claims (11)

  1. NMOS 및 PMOS 형성 영역이 정의된 반도체 기판 상에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 폴리실리콘막을 형성하는 단계; 및
    상기 PMOS 형성 영역의 폴리실리콘막 부분에 B10H14와 B11의 혼합 도펀트를 이온주입하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 게이트 형성방법.
  2. 제 1 항에 있어서, 상기 게이트절연막은 산화막인 것을 특징으로 하는 반도체 소자의 듀얼 게이트 형성방법.
  3. 제 1 항에 있어서, 상기 게이트절연막을 형성하는 단계 후, 그리고, 상기 폴리실리콘막 부분에 이온주입하는 단계 전, 상기 상기 게이트절연막의 표면에 보론 침투 차단막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 게이트 형성방법.
  4. 제 3 항에 있어서, 상기 보론 침투 차단막은 상기 게이트절연막의 표면을 질화시켜 형성하는 것을 특징으로 하는 반도체 소자의 듀얼 게이트 형성방법.
  5. 제 4 항에 있어서, 상기 게이트절연막 표면의 질화 처리는 퍼니스 열처리, 플라즈마 열처리 및 급속 열처리로 구성된 그룹으로 선택되는 어느 하나의 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 듀얼 게이트 형성방법.
  6. 제 1 항에 있어서, 상기 폴리실리콘막은 300∼800Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 듀얼 게이트 형성방법.
  7. 제 1 항에 있어서, 상기 폴리실리콘막은 비도핑된 폴리실리콘막 또는 N형 불순물이 도핑된 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 듀얼 게이트 형성방법.
  8. 제 7 항에 있어서, 상기 비도핑된 폴리실리콘막인 경우, 상기 PMOS 형성 영역의 폴리실리콘막 부분에 B10H14의 상기 도우즈는 1E14∼1E16 원자/㎠로 하고, 상기 B11의 도우즈는 1E15∼1E16 원자/㎠로 하여 이온주입을 수행하는 것을 특징으로 하는 반도체 소자의 듀얼 게이트 형성방법.
  9. 제 8 항에 있어서, 상기 이온주입은 1∼10keV의 에너지로 수행하는 특징으로 하는 반도체 소자의 듀얼 게이트 형성방법.
  10. 제 7 항에 있어서, 상기 N형 불순물이 도핑된 폴리실리콘막인 경우, 상기 PMOS 형성 영역의 폴리실리콘막 부분에 상기 B10H14의 도우즈는 1E14∼2E16 원자/㎠로 하고, 상기 B11의 도우즈는 2E15∼2E16 원자/㎠로 하여 이온주입을 수행하는 것을 특징으로 하는 반도체 소자의 듀얼 게이트 형성방법.
  11. 제 10 항에 있어서, 상기 이온주입은 1∼10keV의 에너지로 수행하는 특징으로 하는 반도체 소자의 듀얼 게이트 형성방법.
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