KR20080087269A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 LDD영역과 게이트패턴의 에지를 물리적으로 분리시키면서 분리보호막의 두께에 의해 도펀트 손실 등으로 문턱전압 균일도가 악화되는 것을 방지하기 위한 반도체 소자의 제조방법을 제공하기 위한 것으로, 본 발명은 기판 상에 게이트패턴을 형성하는 단계, 상기 게이트패턴의 측벽에 분리보호막을 형성하는 단계, 상기 게이트패턴을 이온주입배리어로 상기 기판에 제1이온주입을 실시하여 제1이온주입영역을 형성하는 단계, 상기 게이트패턴을 이온주입배리어로 상기 기판에 제2이온주입을 실시하여 제2이온주입영역을 형성하는 단계, 상기 제1 및 제2이온주입영역을 열처리하는 단계를 포함하여 LDD 영역과 게이트패턴의 에지를 물리적으로 분리시키면서 LDD 영역 형성을 위한 이온주입시 도펀트의 손실을 방지할 수 있어서 신뢰성 있는 소자를 형성할 수 있는 효과가 있다.
이온주입, LDD, 게이트패턴, 도펀트, 활성화
Description
도 1은 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도,
도 2a 내지 도 2g는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도,
도 3은 분리보호막의 두께에 따른 Idsat 및 오버랩 캐패시턴스를 나타내는 그래프,
도 4a 및 도 4b는 PAI 유무에 따른 보론 프로파일을 나타내는 그래프,
도 5는 분리보호막의 두께에 따른 문턱전압 특성을 나타내는 그래프.
* 도면의 주요 부분에 대한 부호의 설명
21 : 기판 22 : 소자분리막
23 : 게이트패턴 24A : 분리보호막
25 : 제1이온주입영역 26A : Halo 영역 및 LDD 영역
27 : 측벽보호막 28 : 소스/드레인 영역
본 발명은 반도체 제조 기술에 관한 것으로, 특히 단채널 마진개선을 위한 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 고집적화되면서 100㎚이하로 슈링크(Shrink)되면서 단채널(Short channel)에 의해 문턱전압(Vt)이 감소되는 문제점이 발생하고 있다.
이를 위해, LDD(Lightly Doped Drain) extension을 게이트패턴의 에지(edge)와 물리적으로 분리시키기 위해, 게이트패턴 형성 후 결과물의 전면에 분리보호막을 형성하는 기술이 적용되고 있다.
도 1은 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 1에 도시된 바와 같이, 반도체 기판(11)에 소자분리막(12)을 형성하여 활성영역을 정의하고, 반도체 기판(11) 상에 폴리실리콘전극(13A), 텅스텐전극(13B) 및 게이트하드마스크(13C)가 적층된 게이트패턴(13)을 형성한다.
그리고, 게이트패턴(13)을 포함하는 결과물의 전면에 분리보호막(14)을 형성하고, 게이트패턴(13)을 이온주입 배리어로 반도체 기판(11)에 이온주입을 실시하여 LDD영역(15)을 형성한다.
위와 같이, 종래 기술은 게이트패턴(13)의 에지(edge)와 LDD영역(15)이 오버랩되면서 오버랩 캐패시턴스(Overlap Capacitance)와 같은 문제점을 방지하기 위해 일정두께의 분리보호막(14)을 형성하여 게이트패턴(13)의 에지와 LDD영역(15)을 물리적으로 분리하고 있다.
그러나, 분리보호막(14)을 형성한 후, LDD영역(15)의 형성을 위해 이온주입 공정을 실시하면 많은 양의 도펀트(dopant)들이 분리보호막(14)에도 함께 주입되어 도펀트 손실(dopant loss)이 발생하는 문제점이 있다. 또한, 분리보호막(14)의 두께 변화(Variation)에 의해 도펀트 손실량이 변화는 문제점과 이로 인해 문턱전압 균일도(Vt uniformity)가 악화되는 문제점으로 인해 신뢰성 있는 소자를 형성시키기 어렵다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, LDD영역과 게이트패턴의 에지를 물리적으로 분리시킬 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
또 다른 목적은 분리보호막의 두께에 따른 문턱전압 균일도의 악화를 방지하기 위한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
본 발명에 의한 반도체 소자의 제조방법은 기판 상에 게이트패턴을 형성하는 단계, 상기 게이트패턴의 측벽에 분리보호막을 형성하는 단계, 상기 게이트패턴을 이온주입배리어로 상기 기판에 제1이온주입을 실시하여 제1이온주입영역을 형성하 는 단계, 상기 게이트패턴을 이온주입배리어로 상기 기판에 제2이온주입을 실시하여 제2이온주입영역을 형성하는 단계, 상기 제1 및 제2이온주입영역을 열처리하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2g는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, 기판(21)에 소자분리막(22)을 형성한다. 여기서, 기판(21)은 DRAM공정이 진행되는 반도체 기판일 수 있다. 또한, 소자분리막(22)은 STI(Shallow Trench Isolation) 공정을 통해 형성할 수 있다.
이어서, 기판(21) 상에 게이트패턴(23)을 형성한다. 여기서, 게이트패턴(23)은 폴리실리콘전극(23A), 금속 또는 금속실리사이드전극(23B) 및 게이트하드마스크(23C)의 적층구조로 형성할 수 있다. 이때, 금속은 텅스텐, 금속실리사이드는 텅스텐실리사이드일 수 있고, 게이트하드마스크(23C)는 질화막으로 형성할 수 있다.
이어서, 게이트패턴을 포함하는 결과물의 전면에 분리보호막(24)을 형성한다. 여기서, 분리보호막(24)은 LDD영역과 게이트패턴의 에지(edge)부분에서 오버랩 캐패시턴스(Overlap Capacitance) 등의 문제점이 발생하는 것을 방지하기 위해 LDD영역과 게이트패턴의 에지를 물리적으로 분리하기 위한 것으로, 절연막으로 형성할 수 있다. 이때, 절연막은 화학기상증착법(Chemical Vapor Deposition) 또는 원자층증착법(Atomic Layer Deposition)으로 형성할 수 있고, SiO2, Si3N4, SiBN 및 SiON의 그룹 중에서 선택된 어느 하나일 수 있다. 특히, 분리보호막(24)은 최적의 LDD extension형성을 위해 20Å∼300Å의 두께로 형성할 수 있다.
도 2b에 도시된 바와 같이, 분리보호막(24)에 에치백(Etch back)을 실시한다. 위와 같이, 분리보호막(24)에 에치백을 실시하면 기판(21) 상에 형성된 분리보호막(24)은 제거되고 게이트패턴(23)의 측벽에만 잔류하게 된다.
따라서, 후속 LDD 형성을 위한 이온주입시 분리보호막(24)에 의한 도펀트 손실(Dopant loss) 및 분리보호막(24)의 두께에 의한 문턱전압의 균일도 악화를 방지할 수 있다. 또한, 게이트패턴(23)의 측벽에는 분리보호막(24)이 그대로 잔류하기 때문에 LDD extension과 게이트패턴(23)의 에지를 물리적으로 분리할 수 있다.
이하, 게이트패턴(23)의 측벽에 잔류하는 분리보호막(24)을 '분리보호막(24A)'이라고 한다.
도 2c에 도시된 바와 같이, 게이트패턴(23)을 이온주입배리어로 기판(21)에 제1이온주입을 실시한다. 여기서, 제1이온주입은 후속 LDD 형성을 위한 이온주입 전에 기판(21)을 비정질화시키기 위한 것으로, 이러한 공정을 예비 비정질화 이온주입(PAI : Pre Amorphization Implantation)이라고 한다.
이를 위해, 제1이온주입은 이온빔(Ion-beam) 또는 플라즈마도핑(Plasma doping)으로 실시할 수 있다. 제1이온주입에 사용되는 원소는 크기(Mass)가 큰 이 온주입을 주입하되 비활성 원소 또는 4족원소일 수 있다. 이때, 비활성 원소는 Ar, Kr 및 Xe의 그룹 중에서 선택된 어느 하나이고, 4족 원소는 Si 또는 Ge일 수 있다. 또한, 제1이온주입은 1keV∼100keV의 에너지, 1E14∼1E17/㎠의 도즈(dose)로 실시할 수 있다.
따라서, 제1이온주입에 의해 기판(21)의 일부가 비정질화된 제1이온주입영역(25)이 형성된다.
도 2d에 도시된 바와 같이, 게이트패턴(23)을 이온주입배리어로 기판(21)에 제2이온주입을 실시하여 Halo 영역 및 LDD영역(26)을 형성한다.
제2이온주입을 실시하는 시점에서 게이트패턴(23)을 제외한 기판(21) 상의 분리보호막은 도 2b에서 에치백에 의해 모두 식각되고 게이트패턴(23)의 측벽에만 분리보호막(24A)이 잔류하기 때문에 분리보호막에 의한 도펀트 손실 문제를 방지할 수 있다. 또한, 기판(21) 상의 분리보호막의 두께 변화에 따른 문턱전압의 균일도 악화를 방지할 수 있다. 또한, 게이트패턴(23)의 측벽에 잔류하는 분리보호막(24A)의 두께에 의해 게이트패턴(23)의 에지(edge)와 LDD영역(26)은 물리적으로 서로 분리되어 오버랩 캐패시턴스와 같은 문제를 방지할 수 있다. 그리고, 비정질화된 제1이온주입영역(25)을 형성함으로써 얕은 접합(Shallow Junction) 및 도펀트의 활성도를 증가시킬 수 있다.
제1이온주입영역(25)을 형성함으로써 제2이온주입시 얕은 접합이 형성되는 것은 도 4a 및 도 4b에서 알 수 있다.
도 4a 및 도 4b는 PAI(Pre Amorphization Implant) 유무에 따른 보론 프로파 일을 나타내는 그래프이다.
도 4a를 참고하면, 이온주입 후 깊이에 따른 보론의 농도를 알 수 있다. PAI가 형성되지 않은 경우 보론의 농도는 30㎚이후가 되어야 1017/㎠미만으로 떨어지고, PAI가 형성되어 있는 경우 보론의 농도는 20㎚이후에 1017/㎠미만으로 떨어지는 것을 알 수 있다.
도 4b를 참고하면, 활성화 어닐 후 깊이에 따른 보론의 농도를 알 수 있다. PAI가 형성되지 않은 경우에 비하여 PAI가 형성되어 있는 경우 깊이가 깊어질수록 보론의 농도가 낮아지는 것을 알 수 있다.
위와 같이, PAI를 형성하면 형성하지 않은 경우보다 얕은 접합을 형성할 수 있다.
도 2e에 도시된 바와 같이, 열처리를 실시하여 제1이온주입영역(25)의 결정화 및 Halo 영역 및 LDD영역(26)에 주입된 도펀트를 활성화시킨다.
이를 위해, 열처리는 급속열처리(Rapid Thermal Processing) 또는 퍼니스(furnace)에서 600℃∼1200℃의 온도로 질소 또는 산소/질소 분위기에서 실시할 수 있다.
따라서, 제1이온주입영역(25)은 결정화되고, Halo 영역 및 LDD영역(26)에 주입된 도펀트들은 비정질인 제1이온주입영역(25)에 의해 활성화가 증가된다.
이하, 결정화된 제1이온주입영역(25)과 Halo 영역 및 LDD영역(26)을 'Halo 영역 및 LDD영역(26A)'이라고 한다. 이는, 제1이온주입영역(25) 역시 제2이온주입 에 의해 Halo 영역 및 LDD영역이 형성되기 때문이다.
도 2f에 도시된 바와 같이, 게이트패턴(23)의 측벽에 측벽보호막(27)을 형성한다. 여기서, 측벽보호막(27)은 게이트패턴(23)을 포함하는 결과물의 전면에 절연층을 형성하고 에치백을 실시하여 게이트패턴(23)의 측벽에만 절연층을 잔류시키는 것으로, 질화막으로 형성할 수 있다.
도 2g에 도시된 바와 같이, 제3이온주입을 실시하여 소스/드레인영역(28)을 형성한다.
도 3은 분리보호막의 두께에 따른 Idsat 및 오버랩 캐패시턴스를 나타내는 그래프이다.
도 3을 참조하면, 오버랩 캐패시턴스는 분리보호막의 두께가 두꺼워질수록 낮아지고, Idsat은 분리보호막의 두께가 20nm일때까지는 0.7로 동일하게 유지되지만 그 이상의 두께부터는 열화되고 있다. 즉, Idsat 은 일정하게 유지시키면서 캐패시터는 감소시킬 수 있는 최적의 분리보호막 두께 영역이 존재하게 된다.
도 5는 분리보호막의 두께에 따른 문턱전압 특성을 나타내는 그래프이다.
도 5를 참조하면, 분리보호막의 두께가 0, 8, 11㎚일때 각각의 문턱전압이 모두 틀린 것을 알 수 있다. 특히, 좁은 폭의 게이트패턴에서 분리보호막의 두께가 증가됨에 따라서, 단채널효과가 감소되는 것을 알 수 있다. 하지만, 분리보호막을 적용시 분리보호막의 두께불균일성 때문에, 문턱전압 균일도가 악화될 수 있다.
본 발명은 게이트패턴(23)의 측벽에만 분리보호막(24A)을 형성하여 LDD영역과 게이트패턴(23)의 에지지역을 물리적으로 분리할 수 있는 장점이 있다. 즉, LDD영역의 확장을 제어할 수 있는 장점이 있다. 또한, LDD 형성을 위한 이온주입시 분리보호막(24A)의 두께에 따른 도펀트량의 변화로 문턱전압 균일도가 악화되는 것을 방지하여 신뢰성을 확보할 수 있는 장점이 있다. 또한, LDD 형성을 위한 이온주입시 분리보호막(24A)에도 도펀트가 이온주입되어 도펀트 손실이 발생하는 것을 방지할 수 있는 장점이 있다.
또한, 기판(21) 상에는 제1이온주입영역(25)을 형성하여 얕은 접합을 형성할 수 있고, 도펀트를 활성화하여 단채널마진(Short Channel Margin) 개선과 소자 동작속도를 향상시킬 수 있는 장점이 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 분리보호막과 PAI를 통해 LDD 영역과 게이트패턴의 에지를 물리적으로 분리시키고, 도펀트의 손실을 방지하고, 문턱전압의 균일도를 확보할 수 있는 효과가 있다.
또한, 단채널마진 개선과 소자 동작속도를 향상시켜 소자의 신뢰성을 확보할 수 있는 효과가 있다.
Claims (14)
- 기판 상에 게이트패턴을 형성하는 단계;상기 게이트패턴의 측벽에 분리보호막을 형성하는 단계;상기 게이트패턴을 이온주입배리어로 상기 기판에 제1이온주입을 실시하여 제1이온주입영역을 형성하는 단계;상기 게이트패턴을 이온주입배리어로 상기 기판에 제2이온주입을 실시하여 제2이온주입영역을 형성하는 단계; 및상기 제1 및 제2이온주입영역을 열처리하는 단계를 포함하는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 분리보호막을 형성하는 단계는,상기 게이트패턴을 포함하는 결과물의 전면에 절연층을 형성하는 단계; 및상기 절연층을 에치백하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제2항에 있어서,상기 절연층은 SiO2, Si3N4, SiBN 및 SiON의 그룹 중에서 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제3항에 있어서,상기 절연층은 화학기상증착법(Chemical Vapor Deposition) 또는 원자층증착법(Atomic Layer Deposition)으로 20Å∼300Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 제1이온주입은 크기(Mass)가 큰 이온을 주입하고 비활성원소 또는 4족원소를 주입하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제5항에 있어서,상기 비활성원소는 Ar, Kr 및 Xe의 그룹 중에서 선택된 어느 하나이고, 상기 4족 원소는 Si 또는 Ge인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제6항에 있어서,상기 제1이온주입은 이온빔 또는 플라즈마도핑방법으로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제6항에 있어서,상기 제1이온주입은 1keV∼100keV의 에너지, 1E14∼1E17/㎠의 도즈로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 제1이온주입에 의해 상기 기판의 일부가 비정질화된 비정질층이 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 제2이온주입영역은 Halo 및 LDD영역인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 열처리는 급속열처리(Rapid Thermal Annealing) 또는 퍼니스(Furnace)에서 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제11항에 있어서,상기 열처리는 600℃∼1200℃의 온도에서 질소 또는 산소/질소 분위기에서 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 열처리하는 단계 후,상기 게이트패턴이 측벽에 측벽보호막을 형성하는 단계; 및상기 게이트패턴을 이온주입마스크로 상기 기판에 제3이온주입을 실시하여 제3이온주입영역을 형성하는 단계를 특징으로 하는 반도체 소자의 제조방법.
- 제13항에 있어서,상기 제3이온주입영역은 소스/드레인 영역인 것을 특징으로 하는 반도체 소자의 제조방법.
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