KR20010108827A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 초고직접화에 따른 디자인 룰의 축소로 인하여 증가되는 TED를 포토레지스트의 두께와 브레킹 타임 조절과 포토레지스트의 미세 패턴을 통하여 줄이고, 또한 크리티컬한 프로필을 갖는 접합을 형성하여 문턱전압을 인위적으로 조절하므로써 도펀트의 확산을 통해 발생하는 단채널 효과를 억제시킬 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명의 반도체 소자의 제조 방법은, 소자분리막이 형성된 실리콘 기판 위에 게이트 산화막 및 게이트 전극을 형성시키는 단계와, 상기 구조물 상부와 측벽에 전극보호용 스페이서 산화막을 증착하는 단계와, 상기 스페이서 산화막이 형성된 실리콘 기판 위에 포토레지스터를 도포한 후, 접합형성영역 위에 형성된 포토레지스터를 제거하는 단계와, 상기 게이트 전극의 수평 방향으로 유브이 브레킹 공정을 실시하여 상기 게이트 전극의 측벽에 형성된 포토레지스트를 라운딩 형태로 만드는 단계와, 상기 구조물 위에 이온주입을 실시하여 계란형 형태를 갖는 소오스 및 드레인의 접합 영역을 형성하는 단계와, 상기 포토레지스트를 제거하는 단계와, 상기 스페이서를 블랭킷 식각 공정으로 사이드가 라운드 형태를 가지도록 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.

Description

반도체 소자의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 특히 도편트의 확산을 통해 발생하는 단채널 효과를 억제하기 위해, 크리티컬(critical)한 프로필(profile)을 갖는 접합을 형성하여 문턱전압을 인위적으로 조절할 수 있도록 하고, 잔류 불소의 게이트산화막 악화를 방지시킨 반도체 메모리 소자의 제조방법에 관한 것이다.
도 1A 내지 도 1B는 종래의 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
먼저, 도 1A에 도시된 바와 같이, 소자와 소자간을 분리하는 소자분리막(2)이 구비된 실리콘 기판(1) 위에 게이트 산화막(3)을 공지의 방식으로 형성한 다음, 그 위에 소정의 불순물이 포함된 폴리실리콘층(4a)을 소정 두께로 형성한다. 그 다음에, 상기 폴리실리콘층(4a) 위에 전도성 개선용 텅스텐 실리사이드막(4b)을 소정 두께로 증착한다. 이때, 텅스텐 실리사이드막(4b)은 WF6가스를 이용하여 텅스텐막을 증착한 다음, 소정의 열처리 공정을 실시하여, 텅스텐막과 도핑된 폴리실리콘층이 반응되도록 하여 형성한다. 그후, 텅스텐 실리사이드막(4b) 상부에 게이트 전극(4)을 한정하기 위한 포토레지스트 패턴을 공지의 포토리소그라피 방식에 의하여 형성한다.
그리고나서, 이 포토레지스트 패턴을 마스크로 이용하여, 도 1B에 도시된 바와 같이, 텅스텐 실리사이드막과 폴리실리콘막 및 게이트 절연막을 패터닝하여, 폴리사이드 구조를 갖는 게이트 전극(4)을 형성한다.
그리고, 도 1B에 도시된 바와 같이, 상기 게이트 전극(4)을 마스크(Mask)로하여 저농도 불순물 이온(n-)을 주입한 후 상기 게이트 전극(4)의 양쪽에 스페이서(5)를 형성한다. 그후, 많은 양의 도우즈와 접합 형성을 위하여, 고농도 불순물 이온(N+)인 이불화붕소(BF2) 이온을 주입시켜 소오스 및 드레인 영역(6)을 형성시킨다.
그런데, 이와 같은 종래의 반도체 소자의 제조 방법에 있어서는, 반도체 소자의 초고직접화에 따른 p+ 접합 영역에서의 도펀트의 확산과 소오스/드레인 형성을 위해 이온주입시 많은 양의 도우즈와의 접합을 형성하기 위해 과다 이온주입을 실시하므로써, 단채널효과와 문턱전압조절을 위한 이온주입의 도핑 레벨이 편석(segregation) 현상이 발생되어 문턱전압조절 기능의 악화 현상이 증가되도 있다. 또한, p+ 접합형성에 있어서, PMOS 트랜지스터의 소오스/드레인 형성용으로 사용되는 붕소이온의 매립 채널에 의한 TED의 증가로 인하여, 문턱전압 감소에 의한 디바이스의 신뢰성 확보에 어려움이 있었다.
도 1C에 도시한 것처럼, 디자인 룰(design rule)의 축소에 의한 소자의 접합형성 소오스와 드레인의 도우핑 레벨의 증가에 따라 단채널 효과의 발생이 더욱 용이해 지고, 또한 매립(buried) 채널(7)의 확장에 의한 문턱전압의 감소에 따라 소자의 특성이 저하되는 문제점이 있었다. 또한, 디자인 룰의 감소에 따른 채널 길이 감소 및 문턱전압 감소에 따라 매립 채널(7)의 경우 마진(margin) 확보가 어려운 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 반도체 소자의 초고직접화에 따른 디자인 룰의 축소로 인하여 증가되는 TED를 포토레지스트의 두께와 브레킹 타임(baking time) 조절과 포토레지스트의 미세 패턴을 통하여 줄이고, 또한 크리티컬한 프로필을 갖는 접합을 형성하여 문턱전압을 인위적으로 조절하므로써 도펀트의 확산을 통해 발생하는 단채널 효과를 억제시킬 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명의 반도체 소자의 제조 방법은,
소자분리막이 형성된 실리콘 기판 위에 게이트 산화막 및 게이트 전극을 형성시키는 단계와,
상기 구조물 상부와 측벽에 전극보호용 스페이서 산화막을 증착하는 단계와,
상기 스페이서 산화막이 형성된 실리콘 기판 위에 포토레지스터를 도포한 후, 접합형성영역 위에 형성된 포토레지스터를 제거하는 단계와,
상기 게이트 전극의 수평 방향으로 유브이 브레킹 공정을 실시하여 상기 게이트 전극의 측벽에 형성된 포토레지스트를 라운딩 형태로 만드는 단계와,
상기 구조물 위에 이온주입을 실시하여 계란형 형태를 갖는 소오스 및 드레인의 접합 영역을 형성하는 단계와,
상기 포토레지스트를 제거하는 단계와,
상기 스페이서를 블랭킷 식각 공정으로 사이드가 라운드 형태를 가지도록 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
본 발명에 의한 반도체 소자의 제조 방법에 있어서, 상기 전극보호용 스페이서 산화막은 700∼800℃의 고온 조건에서 증착하는 것을 특징으로 한다.
본 발명에 의한 반도체 소자의 제조 방법에 있어서, 상기 유브이 브레킹 공정은 110℃에서 5초∼10초 이내에 진행하는 것을 특징으로 한다.
본 발명에 의한 반도체 소자의 제조 방법에 있어서, 상기 이온주입은 도펀트11B, 에너지 1∼20KeV, 도우즈 1E15∼1E16에서 진행하는 것을 특징으로 한다.
본 발명에 의한 반도체 소자의 제조 방법에 있어서, 상기 이온주입 후, 래피드 서멀 어닐링(RTA)을 통한 열처리를 추가로 실시하는 것을 특징으로 한다.
본 발명에 의한 반도체 소자의 제조 방법에 있어서, 상기 래피드 서멀 어닐링(RTA)을 통한 열처리는 상승온도 100∼150℃/sec, 850∼1150℃에서 1∼15초간 질소분위기 속에서 진행하는 것을 특징으로 한다.
본 발명에 의한 반도체 소자의 제조 방법에 있어서, 상기 이온주입 후, 스파이크 어닐링을 통한 열처리를 추가로 실시하는 것을 특징으로 한다.
본 발명에 의한 반도체 소자의 제조 방법에 있어서, 상기 스파이크 어닐링을 통한 열처리는, 상승온도 100∼200℃/sec, 850∼1150℃/sec에서 0∼1초간 질소분위기 속에서 실시하는 것을 특징으로 한다.
도 1A 내지 도 1B는 종래의 반도체 소자의 제조방법을 설명하기 위한 단면도
도 1C는 종래의 반도체 소자의 제조방법에 따른 문제점을 설명하기 위한 단면도
도 2A 내지 도 2G는 본 발명에 의한 반도체 소자의 제조방법을 설명하기 위한 단면도
* 도면의 주요부분에 대한 부호의 설명 *
1, 11 : 실리콘 기판 2, 12 : 소자분리막
3, 13 : 게이트 산화막 4, 14 : 게이트 전극
5, 15 : 스페이서 6, 16 : 소오스 및 드레인
7 : 베리드 채널 확산층 30 : 포토레지스트
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 2A 내지 도 2G는 본 발명에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
먼저, 도 2A를 참조하면, 소자분리막(12)이 형성된 실리콘 기판(11) 위에 게이트 산화막(13)을 형성한 후에, 공지의 방법으로 상기 게이트 산화막(13) 위에 게이트(또는, '폴리(poly) 1'이라고도 함 : 14) 전극을 형성한다.
그리고, 도 2B에 도시된 것처럼, 상기 게이트 산화막(13)을 보호하기 위하여, 상기 게이트 산화막(13)과 게이트 전극(14)의 양측벽과 상부에 700∼800℃의 고온 조건에서 스페이서 산화막(15)을 증착한다.
그리고, 도 2C에 도시된 것처럼, 상기 스페이서 산화막(15)이 형성된 실리콘 기판(11) 위에, 문턱전압 조절에 대한 영향을 덜 민감하게 유지하기 위해 슬로프(slop) 형태의 포토레지스터(30)를 형성한다. 그 후, 상기 스페이서(15)의 양측벽 및 상부에 형성된 포토레지스터(30)는 그대로 놔두고, 실리콘 기판(11) 위에 형성된 포토레지스터(30)는 도 2D에 도시한 것처럼 제거한다.
그 후, 소오스/드레인을 형성하기 위해 실시하는 이온주입을 위한 유브이(UV) 브레킹(baking) 공정을 실시한다. 이때, 유브이(UV) 브레킹(baking) 공정은 110℃에서 1∼10분간 실시된다.
이때, 유브이(UV) 브레킹(baking) 공정시, 상기 포토레지스트(30)의 상부(십자표시부분)와 양측벽부에서 UV에 노출되는 시간은 다르게 되어, UV 브레킹 공정시 포토레지스트(30)의 경도는 상부와 측벽이 각각 다르게 된다. 즉, 측벽의 포토레지스트의 경도가 상부의 포토레지스터의 경도에 비해 약 50% 정도밖에 안된다.
따라서, UV 브레킹 공정을 진행하면, 도 2E에 도시된 것과 같이, 포토레지스트(30)의 측벽이 허물어지는 라운딩(rounding) 형태를 나타낸다.
이 후, 소오스/드레인 공정을 통한 접합형성 이온주입공정을 실시한다.
이때, 측벽의 라운딩 형태의 포토레지스트(30)는 UV 공정시 측벽의 포토레지스트(30)의 경도가 상부의 포토레지스트(30)의 경도에 비해 절반(1/2) 밖에 안되므로, 이온공정주입시 아웃개싱(outgasing)이 발생된다. 상기 포토레지스트(30)의 측벽에 있어서의 아웃개싱(outgasing) 발생량은 제일 윗쪽(A)이 가장 많고, 제일 아랫쪽(C)이 가장 작다.
이 상태에서 소오스/드레인을 형성하기 위한 접합 이온공정주입이 이루어지 되는데, 아웃개싱 발생 빈도에 따라 접합의 프로필이 크리티클(critical)해진다.
상기 접합 이온공정후 접합의 프로필은 도 2F에 도시된 것과 같은 계란형 형태를 가진다.
즉, 이온공정시 아웃개싱이 가장많이 발생한 A 지역은 이온공정시 아웃개싱으로 인해 실리콘 기판으로 도펀트들이 깊이있게 도달하지 못하므로, 결국 계란형태의 접합 포로필을 나타낸다.
이러한 계란형 접합의 프로필은 PMOS 트랜지스터의 매복 채널 방지와 문턱전압조절이 가능하다.
이후, 상기 포토레지스트(30)를 제거한다.
이후, 래피드 서멀 어닐링(Rapid thermal Annealing: RTA)이나 스파이크 어닐링(spike annealing)을 통한 열처리를 통하여 실리콘 기판 깊이 방향으로의도펀트의 확산을 최소화한다. 이때, RTA의 경우 상승온도 100∼150℃/sec로 850∼1150℃에서 1∼15초간 실리콘 표면의 산화방지를 위하여 질소분위기에서 진행하고, 스파이크 어닐링의 경우 상승온도 100∼200℃/sec로 850∼1150℃/sec에서 0∼1초간 질소분위기에서 실시한다.
이후, 기 형성된 상기 스페이서(15)를 도 2G에 도시된 바와 같이, 블랭킷 식각공정으로 사이드가 라운드 형태를 가지는 프로필로 전환해준다.
이상에서 설명한 바와 같이, 본 발명의 반도체 소자의 제조 방법에 의하면, 반도체 소자의 초고직접화에 따른 디자인 룰의 축소로 인하여 증가되는 TED를 포토레지스트의 두께와 브레킹 타임(baking time) 조절과 포토레지스트의 미세 패턴을 통하여 줄일 수 있고, 또한 크리티컬한 프로필을 갖는 접합을 형성하여 문턱전압을 인위적으로 조절하므로써 도펀트의 확산을 통해 발생하는 단채널 효과를 억제시킬 수 있다. 따라서, 소자의 문턱전압 특성을 향상시킴으로서 수율을 향상시킬 수 있고, 인위적으로 문턱전압의 조절을 가능하게 하여 차세대 소자에 용이하게 활용할 수 있으며, 디자인 룰의 감소에 효과적으로 대체할 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (8)

  1. 소자분리막이 형성된 실리콘 기판 위에 게이트 산화막 및 게이트 전극을 형성시키는 단계와,
    상기 구조물 상부와 측벽에 전극보호용 스페이서 산화막을 증착하는 단계와,
    상기 스페이서 산화막이 형성된 실리콘 기판 위에 포토레지스터를 도포한 후, 접합형성영역 위에 형성된 포토레지스터를 제거하는 단계와,
    상기 게이트 전극의 수평 방향으로 유브이 브레킹 공정을 실시하여 상기 게이트 전극의 측벽에 형성된 포토레지스트를 라운딩 형태로 만드는 단계와,
    상기 구조물 위에 이온주입을 실시하여 계란형 형태를 갖는 소오스 및 드레인의 접합 영역을 형성하는 단계와,
    상기 포토레지스트를 제거하는 단계와,
    상기 스페이서를 블랭킷 식각 공정으로 사이드가 라운드 형태를 가지도록 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 전극보호용 스페이서 산화막은 700∼800℃의 고온 조건에서 증착하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 유브이 브레킹 공정은 110℃에서 5초∼10초 이내에 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 이온주입은 도펀트11B, 에너지 1∼20KeV, 도우즈 1E15∼1E16에서 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 이온주입 후, 래피드 서멀 어닐링(RTA)을 통한 열처리를 추가로 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 5 항에 있어서,
    상기 래피드 서멀 어닐링(RTA)을 통한 열처리는 상승온도 100∼150℃/sec, 850∼1150℃에서 1∼15초간 질소분위기 속에서 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 이온주입 후, 스파이크 어닐링을 통한 열처리를 추가로 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 스파이크 어닐링을 통한 열처리는, 상승온도 100∼200℃/sec, 850∼1150℃/sec에서 0∼1초간 질소분위기 속에서 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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* Cited by examiner, † Cited by third party
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