KR100973091B1 - Ｍｏｓ 트랜지스터 제조 방법 - Google Patents
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Abstract
본 발명은 게이트 전극 하부로 갈수록 소오스/드레인 접합의 깊이가 점진적으로 감소되도록 함으로써 채널 영역을 증가시켜 전류 성능을 유지하면서 트랜지스터의 펀치 쓰루(Punch-through) 및 스탠 바이(Stand-By) 전류의 증가를 방지하기 위한 것으로써, 반도체 기판 상에 소정의 하부 구조 및 게이트 전극을 형성하는 단계와; 상기 게이트 전극 측벽에 게이트 스페이서를 형성하는 단계와; 상기 게이트 전극에 가까울수록 점진적으로 절연막이 두껍게 형성되도록 하는 단계와; 상기 절연막을 형성한 결과물에 이온 주입 공정을 진행하여 소오스/드레인 접합 영역을 형성하는 단계를 포함한다.
스핀 코팅, 절연막, 접합 깊이, 채널, 펀치 쓰루
Description
도1a 내지 도1d는 종래 기술에 의한 MOS 트랜지스터의 제조 방법을 나타낸 단면도이다.
도2a 내지 도2e는 본 발명에 의한 MOS 트랜지스터의 제조 공정의 제 1 실시예를 나타낸 단면도들이다.
- 도면의 주요부분에 대한 부호의 설명 -
200 ; 실리콘 기판 201 : 소자 분리막
202 : 게이트 산화막 203 : 게이트 폴리실리콘
204 : LDD 영역 205 : 버퍼 산화막
206 : 게이트 스페이서 207 : SOG 산화막
208 : 소오스/드레인 접합 영역
본 발명은 MOS 트랜지스터의 제조 방법에 관한 것으로, 보다 상세하게는 게이트 전극에 가까울수록 소오스/드레인 접합 영역의 깊이가 점진적으로 감소되도록 하여 접합 영역간의 거리를 멀어지게 하여 채널 영역을 증가시킴으로써, 전류 구동은 일정하게 유지하면서 펀치 쓰루 및 스탠 바이 전류를 감소시켜 소자 동작의 안정화를 이룰 수 있도록 하는 MOS 트랜지스터의 제조 방법에 관한 것이다.
일반적으로 반도체 소자의 고집적화, 미세화가 진행됨에 따라 회로의 선폭을 미세화하여 소자를 제조하는 것이 중요한 관건이 되고 있는 실정이다. 그러나, 로직 소자의 제조 공정 중 0.15㎛급 이하의 소자에서는 회로 선폭 감소에 따라 소자의 특성이 열화되고 있다.
특히, 트랜지스터의 경우 소오스/드레인 이온 주입 공정 후 형성되는 접합 영역이 후속 열처리 공정에 의해 서로 가까워지면서 단채널 효과(short channel effect)가 발생하게 될 뿐만 아니라 내부 전계가 커져 장기간에 걸쳐 안정적으로 디바이스를 작동시키는데 어렵게 된다.
이러한 트랜지스터의 단채널 효과로 인해 발생되는 문제가 펀치쓰루(punch-through) 현상이다. 펀치 쓰루 현상이란 게이트전극에 바이어스 전압을 인가하지 않더라도 공핍 영역(depletion region)이 서로 중첩하게 되어 전류가 드리프트(drift)되는 것이다.
그래서 펀치 쓰루 현상을 방지하기 위해 LDD 이온주입시 추가로 카운터 도핑(counter doping)을 실시하고 있다. 이는 LDD 이온 주입시 사용되는 불순물과 반대되는 타입으로 소정의 각도(보통 25°∼35°)를 주어 카운터 도핑을 실시하여 LDD 영역의 기판 농도를 높임으로써 펀치 쓰루 현상을 억제하는데 도움을 주는 것이다. 이러한 이온 주입을 LATIPS(Large Angle Tilt Implanted Punch-through Stopper), 포켓(pocket), 할로(halo) 등으로 명명하는데, 이하에서는 할로 공정이라 한다. 이러한 할로 공정을 이용한 펀치 쓰루 방지 방법에 의하면, 오히려 문턱 전압을 증가시키게 되어 근본적인 문제 해결은 되지 않는 문제점이 있었다.
이하, 첨부한 도면을 참조하여, 상기와 같은 종래 기술에 의한 MOS 트랜지스터 제조 방법에서 나타나는 문제점을 더욱 상세히 설명하기로 한다.
도1a 내지 도1d는 종래 기술에 의한 MOS 트랜지스터의 제조 방법을 나타낸 단면도이다.
우선, 실리콘 기판(100) 상에 소자 분리막(101)을 형성함으로써 액티브와 필드 영역을 구분한 후 MOS 트랜지스터가 형성될 영역에 이온 주입 공정을 진행하여 웰 영역(미도시함)을 형성한다.
그리고, 상기 실리콘 기판(100) 상에 게이트 산화막(102) 및 게이트 폴리실리콘(103)을 순차 형성 한 후 이에 대해, 감광막을 이용한 사진 식각 공정을 진행함으로써, 게이트 전극 패턴을 형성하게 된다.
이어서, 도1b에 도시된 바와 같이 게이트 전극 패턴 에지부 하부의 실리콘 기판(100) 표면 내에 저농도의 불순물 이온 주입을 진행함으로써 LDD(lightly Doped Drain : 104) 영역을 형성한다.
이후, 도1c에 도시된 바와 같이 게이트 전극 패턴의 측벽 및 실리콘 기판에 버퍼 산화막(105)을 형성하는바, 후속 게이트 스페이서로 증착되는 나이트라이드막과 반도체 기판(100)과의 스트레스 차이에 의한 실리콘 기판의 스트레스를 방지할 수 있게 된다.
한편, 상기 버퍼산화막(105)을 형성한 결과물 상에 나이트 라이드막을 증착하고 건식 식각 공정을 진행함으로써 게이트 스페이서(106)를 형성한다.
그리고 나서, 도1d에 도시된 바와 같이 게이트 전극 및 게이트 스페이서를 마스크로 불순물 이온 주입 공정을 진행하여 소오스/드레인(107) 접합 영역을 형성하고, 열공정을 진행함으로써 접합 영역을 활성화시킨다. 이때, 소오스/드레인 접합 영역을 활성화 시키기 위한 어닐링 공정시 접합 영역이 게이트 전극의 하부 방향으로 확장됨으로써 채널 영역이 감소되어 이로 인한 펀치 쓰루에 대한 마진이 감소하게 된다.
이와 같이 종래 기술에 의한 MOS 트랜지스터 제조 방법에 의하면, 소오스.드레인 접합 영역 활성화를 위한 열공정시 채널 길이가 감소하는 단 채널 효과에 따라 펀치 쓰루가 증가하게 되고, 특히 PMOS 트랜지스터의 경우 게이트에서의 보론 확산 효과에 의해 스탠 바이(Stand-by) 전류가 증가되어 안정적인 소자 동작의 확보가 어려운 문제점이 있었다.
상기와 같은 문제점을 해결하기 위한 본 발명은 게이트 전극 형성후 SOG 방식으로 게이트 전극에 가까울수록 절연막이 두껍게 형성되도록 한 후, 소오스/드레인 이온 주입을 실시함으로써 게이트 전극에 가까울수록 접합 깊이가 감소되도록 하여 채널 영역을 증가시키게 되는바, 전류 성능은 일정하게 유지하면서 트랜지스터의 펀치 쓰루 및 스탠 바이 전류를 감소시켜 소자 동작의 안정화를 향상시키도록 하는 MOS 트랜지스터의 제조 방법을 제공하기 위한 것이다.
상기와 같은 목적을 실현하기 위한 본 발명의 제 1 실시예에 의하면, 반도체기판 상에 게이트 절연막 및 게이트 도전층으로 이루어진 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 측벽에 스페이서를 형성하는 단계와, 스페이서가 형성된 상기 반도체기판 상에, 상기 게이트 전극에 가까울수록 점진적으로 두껍게 형성되도록 절연막을 형성하는 단계, 및 상기 반도체기판에 이온 주입 공정을 진행하여 소오스/드레인 접합 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 MOS 트랜지스터의 제조 방법을 제공한다.
본 발명에 의한 MOS 트랜지스터 제조 방법에서, 상기 절연막은 SOG 방식 또는 BARC 방식으로 형성함으로써 게이트 전극으로 가까울수록 절연막이 두껍게 형성되도록 한다.
본 발명에 의한 MOS 트랜지스터 제조 방법에서, 상기 게이트 스페이서 형성 공정 이전에 게이트 전극 측벽과 기판 상에 버퍼 산화막 형성 공정을 더 진행함으 로써, 게이트 스페이서로 이용되는 나이트라이드막과 실리콘 기판 사이의 스트레스 차이에 의한 실리콘 기판의 손상을 방지하는 것이 바람직하다.
또한, 상기와 같은 목적을 실현하기 위한 본 발명의 제 2 실시예에 의하면, 반도체기판 상에 게이트 절연막 및 게이트 도전층으로 이루어진 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 측벽에 스페이서를 형성하는 단계와, 상기 스페이서가 형성된 형성한 결과물에 상에 포토레지스트막을 형성하는 단계와, 상기 게이트 전극에 가까울수록 포토레지스트막이 두껍게 되도록 상기 포토레지스트막을 에치백하는 단계, 및 상기 반도체기판에 이온 주입 공정을 진행하여 소오스/드레인 접합 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 MOS 트랜지스터 제조 방법을 제공한다.
본 발명의 MOS 트랜지스터 제조 방법에서, 상기 포토레지스트막을 에치백하는 단계는, 산소 또는 산화 질소를 혼합한 플라즈마를 이용하여 실시할 수 있다.
본 발명의 MOS 트랜지스터 제조 방법에서, 상기 포토레지스트막을 에치백하는 단계는, 산소 또는 산화 질소를 혼합한 플라즈마를 이용하여 실시할 수 있다.
삭제
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도2a 내지 도2e는 본 발명에 의한 MOS 트랜지스터의 제조 공정의 제 1 실시 예를 나타낸 단면도들이다.
우선, 실리콘 기판(200) 상에 소자 분리막을 형성함으로써 액티브 영역과 필드 영역을 구분한 후 MOS 트랜지스터가 형성될 영역에 이온 주입 공정을 진행하여 웰 영역(미도시함)을 형성한다.
그리고, 상기 실리콘 기판(200) 상에 게이트 산화막(202) 및 게이트 폴리실리콘(203)을 순차 형성 한 후 이에 대해, 감광막을 이용한 사진 식각 공정을 진행함으로써, 게이트 전극 패턴을 형성하게 된다.
이어서, 도2b에 도시된 바와 같이 게이트 전극 패턴 하부의 실리콘 기판(200) 내에 저농도의 불순물 이온 주입을 진행함으로써 LDD(lightly Doped Drain : 204) 영역을 형성한다.
이후, 도2c에 도시된 바와 같이 게이트 전극 패턴의 측벽 및 실리콘 기판에 버퍼 산화막(205)을 형성하는바, 후속 게이트 스페이서로 증착되는 나이트라이드막과 반도체 기판(200)과의 스트레스 차이에 의한 실리콘 기판의 스트레스를 방지할 수 있게 된다.
한편, 상기 버퍼산화막(205)을 형성한 결과물 상에 나이트 라이드막을 증착하고 건식 식각 공정을 진행함으로써 게이트 스페이서(206)를 형성한다.
이어서, 상기 게이트 스페이서를 형성한 결과물 전면에 도2d에 도시된 바와 같이 SOG(Spin On Glass) 방식의 절연막(207)을 300Å의 두께로 증착한다. 이때, 스핀 코팅 방식을 이용하여 절연막을 증착함으로써 액티브의 상부에는 균일하게 막이 형성되나, 게이트의 스페이서로 갈수록 절연막이 두껍게 형성된다. 결국, 후속 소오스/드레인 이온 주입 공정시 고에너지와 고농도의 이온 주입에 대한 액티브 손상을 방지할 뿐만 아니라, 게이트 전극 상부에는 산화막이 존재하지 않게 되는바, 게이트 폴리실리콘에 대한 도핑 효율 저하를 방지할 수 있게된다.
또한, 상기의 SOG 방식을 이용한 절연막 증착 방법을 이용하는 대신 스핀 코팅의 일반적인 방식인 BARC(Bottom Anti Reflective Coating)막을 증착 방식을 이용할 수 있다.
상기의 절연막(207) 증착 후 도2e에 도시된 바와 같이 이온 주입 공정을 진행하여 소오스/드레인(208) 접합 영역을 형성한 후 열공정을 진행함으로써 소오스/드레인 접합 영역을 활성화시킨다. 이때, 게이트 전극으로 갈수록 점진적으로 절연막이 두껍게 형성되어 있어, 소오스/드레인 접합 영역의 깊이는 게이트 전극으로 갈수록 감소되어, 채널 길이의 감소를 방지할 수 있게 된다. 또한, 소오스/드레인 액티브 영역에 고 농도 이온 주입을 실시함으로써 전류 성능을 유지할 수 있다.
이하, 도시되지는 않지만 본 발명에 의한 MOS 트랜지스터 제조 방법의 제 2 실시예를 설명하면 다음과 같다.
우선, 실리콘 기판 상에 소자 분리막을 형성함으로써 액티브 영역과 필드 영역을 구분한 후 MOS 트랜지스터가 형성될 영역에 이온 주입 공정을 진행하여 웰 영역을 형성한다.
그리고, 상기 실리콘 기판 상에 게이트 산화막 및 게이트 폴리실리콘을 순차 형성 한 후 이에 대해, 감광막을 이용한 사진 식각 공정을 진행함으로써, 게이트 전극 패턴을 형성하게 된다.
이어서, 게이트 에지부 하부의 실리콘 기판 표면 내에 저농도의 불순물 이온 주입을 진행함으로써 LDD(lightly Doped Drain) 영역을 형성한다.
이후, 게이트 전극 패턴의 측벽 및 실리콘 기판에 버퍼 산화막을 형성한 다음, 나이트 라이드막을 증착하고 건식 식각 공정을 진행함으로써 게이트 스페이서를 형성한다.
상기 게이트 스페이서를 형성한 결과물 전면에 포토레스트를 도포한 후 산소 또는 산화 질소를 혼합한 플라즈마를 이용한 에치백 공정을 진행함으로써 게이트 전극에 가까울수록 포토레지스트가 두껍게 형성되도록 한다.
이어서, 소오스/드레인 접합 영역을 형성하고, 열공정을 진행함으로써 소오스/드레인 접합 영역을 활성화시킨다. 이때, 게이트 전극으로 갈수록 포토레지스트가 두껍게 형성되어 있어, 소오스/드레인 접합 영역의 깊이는 게이트 전극으로 갈수록 감소된다.
이와 같이 본 발명에 의하면, 게이트 스페이서 형성후 SOG 방식의 절연막 증착 또는 스핀 방식의 BARC막을 증착하여 게이트 전극에 가까울수록 절연막이 두껍게 형성되도록 한 후 이온 주입 공정을 진행함으로써 게이트 전극 하부에 가까울수록 접합 깊이가 감소되도록 함으로써 채널 영역을 증가시켜 펀치 쓰루 및 스탠바이 전류의 증가를 방지할 수 있다.
상기한 바와 같이 본 발명은 게이트 전극에 가까울수록 접합 깊이가 감소되 도록 접합 영역을 형성함으로써 채널 영역을 증가시켜 전류 성능을 일정하게 유지시킬 수 있는 이점이 있다.
또한, 후속 열공정에 의한 채널 영역 감소를 방지함으로써 펀치 쓰루 및 스탠 바이 전류를 감소시켜 소자 동작을 안정화를 확보할 수 있는 이점이 있다.
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- 반도체기판 상에 게이트 절연막 및 게이트 도전층으로 이루어진 게이트 전극을 형성하는 단계;상기 게이트 전극의 측벽에 스페이서를 형성하는 단계;상기 스페이서가 형성된 형성한 결과물에 상에 포토레지스트막을 형성하는 단계;상기 게이트 전극에 가까울수록 포토레지스트막이 두껍게 되도록 상기 포토레지스트막을 에치백하는 단계; 및상기 반도체기판에 이온 주입 공정을 진행하여 소오스/드레인 접합 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 MOS 트랜지스터 제조 방법.
- 제 4항에 있어서,상기 포토레지스트막을 에치백하는 단계는,산소 또는 산화 질소를 혼합한 플라즈마를 이용하여 실시하는 것을 특징으로 하는 MOS 트랜지스터의 제조 방법.
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