KR20030087159A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

엘디디 구조의 트랜지스터 및 그 제조 방법에 관한 것으로, 그 목적은 질화막 스페이서에 의한 불량발생률을 감소하고 반도체 소자의 미세화에 유리한 엘디디 구조의 모스 트랜지스터를 제조하는 데 있다. 이를 위해 본 발명에서는 게이트 전극의 측벽에 별도로 질화막 스페이서를 형성하는 것이 아니라, 게이트 전극이 양 측방 가장자리에 질화막을 소정폭 및 소정두께 포함한 상태에서 그 측면이 수직면으로 되어 있는 구조로 반도체 소자를 제조한다.

Description

반도체 소자 및 그 제조 방법{Semiconductor device and fabrication method thereof}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 엘디디(LDD : lightly doped drain) 구조의 트랜지스터를 형성하는 방법에 관한 것이다.
일반적으로 반도체 소자가 고집적화 됨에 따라 게이트 폭이 좁아져 드레인으로 전계집중이 일어나며, 이것은 채널의 드레인 단에 있는 공핍층 내의 전기장 세기를 증가시키고, 이 때문에 전자가 고속으로 가속되어 원자와 충돌해서 애벌런시(avalanche) 현상이 일어난다. 이때 발생한 고속전자의 일부는 게이트 산화막 속에 진입하고 포획되어 반도체 소자의 임계값 전압을 변화시켜 반도체 소자의 동작을 불안정하게 하는 고온 전자 효과(hot electron effect)를 일으킨다.
최근에는 이와 같은 고온 전자 효과를 방지하기 위해 게이트 측벽에 산화막또는 질화막 등을 남기고 이온 주입하여 저농도의 접합을 만드는 엘디디(LDD : lightly doped darin) 구조를 사용한다.
그러면, 종래의 엘디디 구조 트랜지스터를 제조하는 방법에 대해 도 1a 내지 도 1b를 참조하여 설명한다.
먼저, 반도체 기판(1)의 활성영역 일부 상에 게이트 산화막(2) 및 게이트 전극(3)을 형성하고, 게이트 전극(3)을 마스크로 하여 반도체 기판(1)의 활성영역 내에 저농도의 불순물 이온을 주입하여 저농도 불순물 영역(4)을 형성함으로써 소오스 및 드레인 영역을 정의한다.
다음, 화학 기상 증착 방법으로 질화막을 증착한 다음, 이 질화막을 반응성 이온 에칭(reactive ion etching : RIE)와 같은 방법으로 이방성 식각하여 게이트 전극(3)의 측벽에 질화막 스페이서(5)를 형성하고, 게이트 전극(3) 및 질화막 스페이서(5)를 마스크로 하여 반도체 기판(1)의 활성영역 내에 불순물 이온을 고농도로 주입하여 고농도 불순물 영역(6)을 형성한 후, 이온주입 시 기판이 받은 스트레스를 완화하기 위해 열처리를 수행함으로써, 모스 소자를 형성한다.
그러나, 상기한 바와 같은 종래 엘디디 구조의 트랜지스터 제조 방법에서는, 이후 실리사이드 공정을 진행하면서 질화막 스페이서 표면에 잔류하는 실리사이드에 의해 콘택홀과 스페이서 사이에 누설 전류 경로가 형성되어 반도체 소자의 불량을 유발하는 문제점이 있었다.
또한, 저농도의 접합을 만들기 위해 게이트 측벽에 산화막 또는 질화막을 남기는 경우 포토 리소그래피 공정에서 잔막 및 측벽에 남기는 산화막 또는 질화막의 폭을 조절하기 어려운 문제점이 있었다.
그리고, 반도체 소자의 고집적화 추세에 따라 게이트 전극의 폭을 점점 줄여 소자를 소형화하고 있으나, 스페이서 크기에 의해 소자의 소형화에 한계가 있는 실정이다.
이에 본 발명은 상기한 바와 같은 문제점을 해결하기 위하여 안출된 것으로, 그 목적은 질화막 스페이서에 의한 불량발생률을 감소하고 반도체 소자의 미세화에 유리한 엘디디 구조의 모스 트랜지스터를 제조하는 데 있다.
도 1a 내지 도 1b은 종래 반도체 소자의 제조방법을 개략적으로 도시한 단면도이고,
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자 제조방법을 개략적으로 도시한 단면도이다.
상기한 바와 같은 목적을 달성하기 위하여 본 발명에서는 게이트 전극의 측벽에 별도로 질화막 스페이서를 형성하는 것이 아니라, 게이트 전극이 양 측방 가장자리에 질화막을 소정폭 및 소정두께 포함한 상태에서 그 측면이 수직면으로 되어 있는 구조로 반도체 소자를 제조한다.
즉, 본 발명에 따른 반도체 소자 제조 방법은, 소자분리 영역과 활성 영역이 정의된 반도체 기판에서, 기판의 상면에 게이트 산화막을 형성하는 단계; 기판의 활성 영역 상에 소정폭의 감광막 패턴을 형성하고, 감광막 패턴을 마스크로 하여 노출된 기판 내에 저농도로 불순물 이온을 주입하는 단계; 감광막 패턴을 제거하고, 게이트 산화막 상에 감광막 패턴이 위치했던 영역이 오프닝된 질화막 패턴을형성하는 단계; 질화막 패턴 및 노출된 게이트 산화막의 상부 전면에 다결정 실리콘층을 형성하는 단계; 다결정 실리콘층 및 질화막 패턴을 부분적으로 식각하되, 질화막 패턴의 오프닝된 부분과 인접하는 질화막 패턴의 양 가장자리가 소정폭 남고, 그리고 그 소정폭의 질화막 패턴 및 노츨된 게이트 산화막 상에 형성된 다결정 실리콘층이 남도록 식각하는 단계; 식각 후 남아있는 질화막 패턴 및 다결정 실리콘층을 마스크로 하여 기판의 상부 전면에 고농도로 불순물 이온을 주입하는 단계를 포함하여 이루어진다.
이하 본 발명에 대해 첨부된 도면을 참조하여 상세히 설명한다.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자 제조방법을 개략적으로 도시한 단면도이다.
상기한 도면 중에서 도 2g에서와 같이 본 발명에 따라 제조되는 반도체 소자에서는, 게이트 전극의 측벽에 별도의 질화막 스페이서는 없으며, 게이트 전극의 양 측방 가장자리에 질화막이 소정폭 및 소정두께로 형성되어 있는 것이 특징이다.
이러한 구조에서는 게이트 전극이 양 측방 가장자리에 질화막을 소정폭 및 소정두께 포함한 상태에서 측면이 수직면으로 되어 있으므로, 종래 게이트 전극의 측벽에 곡면을 가지면서 질화막 스페이서가 형성된 경우에 비해 임계치수(CD) 조절이 용이한 장점이 있다.
또한, 게이트 전극의 폭이 하부에 비해 상부가 더 넓게 된 구조이므로 실리사이드 저항이 감소되는 장점이 있다.
그러면, 이와 같은 구조의 본 발명의 일 실시예에 따른 반도체 소자를 제조하는 방법을 도 2a 내지 도 2o를 참조하여 상세히 설명한다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판(11)의 상면에 게이트 산화막(12)을 형성하고 게이트 산화막(12) 상에 소정폭의 감광막 패턴(13)을 형성한 후, 감광막 패턴(13)을 마스크로 하여 불순물 이온을 저농도로 주입함으로써, 도 2b에 도시된 바와 같이 감광막 패턴(13)의 하부를 제외한 활성영역의 반도체 기판 내에 저농도 불순물 영역(14)을 형성한다.
다음, 감광막 패턴(13)을 제거한 후, 도 2c에 도시된 바와 같이 게이트 산화막(12)의 상부 전면에 질화막을 도포하고 감광막 패턴(13)이 위치했던 영역의 질화막을 식각하여 질화막 패턴(15)을 형성한다.
다음, 도 2d에 도시된 바와 같이, 질화막 패턴(15) 및 노출된 게이트 산화막(12)의 상부 전면에 화학기상증착방법으로 다결정 실리콘층(16)을 형성한다.
다음, 도 2e에 도시된 바와 같이 질화막 패턴(15)의 오프닝된 부분 및 오프닝된 부분과 인접하는 질화막 패턴의 양 가장자리 상에만 다결정 실리콘층(16)을 남기고 나머지 부분을 식각하여 게이트 전극(16')을 형성한다.
다음, 게이트 전극(16')을 하드 마스크로 이용하고 게이트 전극을 이루는 다결정 실리콘과 질화막의 식각 선택비를 이용하여, 즉 다결정 실리콘에 비해 질화막이 더 잘 식각되는 조건으로 식각공정을 수행하여, 도 2f에 도시된 바와 같이 게이트 전극(16')에 의해 덮여 있지 않고 노출된 질화막(15)을 식각한 후, 게이트 전극(16')의 상면을 평탄화한다. 그러면 게이트 전극(16')의 양 측방에는 질화막(15)이 소정폭 및 소정 두께로 형성되어 있는 구조가 형성된다.
다음, 도 2g에 도시된 바와 같이 게이트 전극(16')을 포함한 구조물의 상부 전면에 캡 산화막(17)을 형성한 후, 고농도의 불순물을 이온주입하여 게이트 전극(16') 하부를 제외한 기판 내에 고농도 불순물 영역(18)을 형성함으로써 모스 소자를 제조한다
상기한 바와 같이 본 발명에서는 게이트 전극이 양 측방 가장자리에 질화막을 소정폭 및 소정두께 포함한 상태에서 측면이 수직면으로 되어 있으므로, 종래 게이트 전극의 측벽에 곡면을 가지면서 질화막 스페이서가 형성된 경우에 비해 임계치수(CD) 조절이 용이한 효과가 있다.
또한, 게이트 전극의 폭이 하부에 비해 상부가 더 넓게 된 구조이므로 실리사이드 저항이 감소되는 효과가 있다.
그리고, 종래 게이트 전극의 측벽에 별도로 형성되는 질화막 스페이서에 의한 불량발생이 방지되는 효과가 있다.

Claims (4)

  1. 소자분리 영역과 활성 영역이 정의된 반도체 기판에서, 상기 기판 상면에 형성된 게이트 산화막;
    상기 기판의 활성 영역 상에 소정폭으로 형성된 게이트 전극;
    상기 게이트 전극의 양 측방 가장자리에 소정폭 및 소정두께로 형성된 질화막;
    상기 질화막의 하부에 해당하는 상기 기판 내에 형성된 저농도 불순물 영역;
    상기 게이트 전극을 제외한 나머지 영역의 하부에 해당하는 상기 기판 내에 형성된 고농도 불순물 영역;
    을 포함하는 반도체 소자.
  2. 소자분리 영역과 활성 영역이 정의된 반도체 기판에서, 상기 기판의 상면에 게이트 산화막을 형성하는 단계;
    상기 기판의 활성 영역 상에 소정폭의 감광막 패턴을 형성하고, 상기 감광막 패턴을 마스크로 하여 상기 노출된 기판 내에 저농도로 불순물 이온을 주입하는 단계;
    상기 감광막 패턴을 제거하고, 상기 게이트 산화막 상에 상기 감광막 패턴이 위치했던 영역이 오프닝된 질화막 패턴을 형성하는 단계;
    상기 질화막 패턴 및 노출된 게이트 산화막의 상부 전면에 다결정 실리콘층을 형성하는 단계;
    상기 다결정 실리콘층 및 질화막 패턴을 부분적으로 식각하되, 상기 질화막 패턴의 오프닝된 부분과 인접하는 질화막 패턴의 양 가장자리가 소정폭 남고, 그리고 그 소정폭의 질화막 패턴 및 상기 노츨된 게이트 산화막 상에 형성된 다결정 실리콘층이 남도록 식각하는 단계;
    상기 식각 후 남아있는 질화막 패턴 및 다결정 실리콘층을 마스크로 하여 상기 기판의 상부 전면에 고농도로 불순물 이온을 주입하는 단계
    를 포함하는 반도체 소자 제조 방법.
  3. 제 2 항에 있어서, 상기 다결정 실리콘층 및 질화막 패턴을 부분적으로 식각할 때에는, 상기 질화막 패턴의 오프닝된 부분 및 오프닝된 부분과 인접하는 질화막 패턴의 양 가장자리 소정폭 상에만 다결정 실리콘층을 남기고 나머지 부분의 다결정 실리콘층을 식각한 다음, 상기 남겨진 다결정 실리콘층을 하드 마스크로 이용하여 상기 다결정 실리콘에 비해 질화막이 더 잘 식각되는 조건으로 노출된 질화막 패턴을 식각하는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제 2 항에 있어서, 상기 다결정 실리콘층 및 질화막 패턴을 부분적으로 식각한 후에는, 상기 다결정 실리콘층의 상면을 평탄화하는 것을 특징으로 하는 반도체 소자 제조 방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4718145B2 (ja) * 2004-08-31 2011-07-06 富士通株式会社 半導体装置及びゲート電極の製造方法
KR100863687B1 (ko) * 2007-05-17 2008-10-16 주식회사 동부하이텍 반도체 소자 및 반도체 소자의 제조 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3751219T2 (de) * 1986-11-20 1995-08-03 Sumitomo Electric Industries Verfahren zur Herstellung eines Schottky-Barriere- Feldeffekttransistors.
KR100286899B1 (ko) * 1998-04-14 2001-05-02 황인길 엘디디 구조의 반도체 소자 형성방법
US6159781A (en) * 1998-10-01 2000-12-12 Chartered Semiconductor Manufacturing, Ltd. Way to fabricate the self-aligned T-shape gate to reduce gate resistivity
KR100479820B1 (ko) * 1998-12-30 2005-06-08 주식회사 하이닉스반도체 반도체소자의 제조방법
US6534405B1 (en) * 2001-10-01 2003-03-18 Taiwan Semiconductor Manufacturing Company Method of forming a MOSFET device featuring a dual salicide process
US6656824B1 (en) * 2002-11-08 2003-12-02 International Business Machines Corporation Low resistance T-gate MOSFET device using a damascene gate process and an innovative oxide removal etch

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