KR100301815B1 - 반도체소자 및 그의 제조방법 - Google Patents
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Abstract
게이트 씨디 대비 게이트 길이를 줄임과 동시에 트랜지스터의 동조(tuning)시 트레이드-오프(Trade-off)개선과 숏채널 효과 개선 및 트랜지스터의 성능을 향상시키기에 알맞은 반도체소자 및 그의 제조방법을 제공하기 위한 것으로써, 이와 같은 목적을 달성하기 위한 반도체소자는 중앙부분이 둥글게 패인 트랜치를 구비한 반도체기판, 상기 트랜치 중앙의 둥근게 패인 부분 상에 형성된 게이트절연막, 상기 게이트절연막이 형성된 부분을 제외한 트랜치 표면을 포함하여 상기 반도체기판보다 돌출되어 형성된 제 1 절연막, 상기 돌출된 제 1 절연막 내측면에 형성된 내부 측벽스페이서, 상기 내부 측벽스페이서 사이의 상기 게이트절연막 상부에 형성된 게이트전극, 상기 반도체기판상에 형성된 제 2 절연막, 상기 내부 측벽스페이서와 제 1 절연막 하부에 형성된 제 1 불순물영역, 상기 제 1 절연막 양측 반도체기판 내에 형성된 제 2 불순물영역을 포함하여 구성됨을 특징으로 한다.
Description
본 발명은 반도체소자에 대한 것으로, 특히 게이트 씨디 대비 게이트 길이를줄임과 동시에 트랜지스터의 동조(tuning)시 트레이드-오프(Trade-off)개선과 숏채널 효과 개선 및 트랜지스터의 성능을 향상시키기 위한 반도체소자 및 그의 제조방법에 관한 것이다.
첨부 도면을 참조하여 종래 반도체소자에 대하여 설명하면 다음과 같다.
도 1은 종래 반도체 소자를 나타낸 구조단면도이다.
종래 반도체소자는 도 1에 도시된 바와 같이 반도체기판(1) 표면상에 게이트산화막(2)이 형성되어 있고, 상기 반도체기판(1)의 일영역에 도핑된 폴리실리콘으로 구성된 게이트전극(3)이 있고, 게이트전극(3)상에 텅스텐실리사이드막(4)과 게이트캡질화막(5)이 차례로 적층되어 있고, 상기 게이트전극(3)과 텅스텐실리사이드막(4)과 게이트캡질화막(5)의 양측면에 질화막으로 구성된 측벽스페이서(7)가 있고, 상기 측벽스페이서(7)하부의 반도체기판(1)내에 저농도 불순물영역(6)이 있고, 게이트전극(3)을 제외한 상기 측벽스페이서(7)양측의 반도체기판(1)내에 고농도 불순물영역(8)이 형성되어 있다. 이때 저농도 불순물영역(6)과 고농도 불순물영역(8)은 LDD구조를 이루고 있다.
상기와 같은 종래 반도체소자는 다음과 같은 문제가 있다.
첫째, 디자인룰이 감소됨에 따라서 포토장비의 한계로 스몰 씨디 게이트전극의 디파인(define)공정이 어렵다.
둘째, 크로스드(Crossed) 도핑 이온간의 트레이드-오프(Trade-Off)로 소자특성을 정확하게 동조(tuning)하기가 어렵다.
셋째, 소자가 고집적화 됨에 따라서 숏채널 효과와 펀치스루우 특성의 열화가 발생된다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 게이트 씨디 대비 게이트 길이를 줄임과 동시에 트랜지스터의 동조(tuning)시 트레이드-오프(Trade-off)개선과 숏채널 효과 개선 및 트랜지스터의 성능을 향상시키기에 알맞은 반도체소자 및 그의 제조방법을 제공하는 데 그 목적이 있다.
도 1은 종래 반도체 소자를 나타낸 구조단면도
도 2는 본 발명에 따른 반도체 소자를 나타낸 구조단면도
도 3a 내지 도 3j는 본 발명에 따른 반도체 소자의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
31 : 반도체기판 32 : 패드산화막
33 : HLD막 34 : 버퍼산화막
35 : 질화막 35a : 제 1 측벽스페이서
36 : 열산화막 37 : 제 2 측벽스페이서
38 : 게이트절연막 39 : 게이트전극
40 : 저농도 불순물영역 41 : 고농도 불순물영역
상기와 같은 목적을 달성하기 위한 본 발명 반도체소자는 중앙부분이 둥글게 패인 트랜치를 구비한 반도체기판, 상기 트랜치 중앙의 둥근게 패인 부분 상에 형성된 게이트절연막, 상기 게이트절연막이 형성된 부분을 제외한 트랜치 표면을 포함하여 상기 반도체기판보다 돌출되어 형성된 제 1 절연막, 상기 돌출된 제 1 절연막 내측면에 형성된 내부 측벽스페이서, 상기 내부 측벽스페이서 사이의 상기 게이트절연막 상부에 형성된 게이트전극, 상기 반도체기판상에 형성된 제 2 절연막, 상기 내부 측벽스페이서와 제 1 절연막 하부에 형성된 제 1 불순물영역, 상기 제 1 절연막 양측 반도체기판 내에 형성된 제 2 불순물영역을 포함하여 구성됨을 특징으로 한다.
상기와 같은 구성을 갖는 본 발명 반도체소자의 제조방법는 기판에 제 1, 제 2 절연막을 증착하는 공정, 상기 제 1, 제 2 절연막을 일영역 식각하고 상기 기판에 트랜치를 형성하는 공정, 상기 기판내의 트랜치 표면 및 상기 제 1, 제 2 절연막 내측면에 제 3 절연막을 형성하는 공정, 상기 제 3 절연막 내측면에 제 1 측벽스페이서를 형성하는 공정, 상기 제 1 측벽스페이서 사이의 상기 기판에 열산화막을 형성하는 공정, 상기 제 1 측벽스페이서를 제거하는 공정, 상기 열산화막을 마스크로 기판표면내에 제 1 불순물이온을 주입하는 공정, 상기 열산화막 양측의 상기 제 3 절연막 내측면에 제 2 측벽스페이서를 형성하는 공정, 상기 열산화막을 제거하여 라운드 모양을 갖는 기판을 노출시키는 공정, 상기 노출된 기판상에 게이트절연막을 형성하는 공정, 상기 제 2 측벽스페이서 사이에 게이트절연막상에 게이트전극을 형성하는 공정, 상기 제 2 절연막을 제거한 후 상기 게이트전극을 제외한 제 2 측벽스페이서와 제 3 절연막 양측의 기판내에 제 2 불순물영역을 형성하는 공정을 통하여 진행됨을 특징으로 한다.
첨부 도면을 참조하여 본 발명 반도체소자 및 그의 제조방법에 대하여 설명하면 다음과 같다.
도 2는 본 발명에 따른 반도체 소자를 나타낸 구조단면도이고, 도 3a 내지 도 3j는 본 발명에 따른 반도체 소자의 제조방법을 나타낸 공정단면도이다.
본 발명에 따른 반도체소자는 도 2에 도시한 바와 같이 중앙부분이 아래로 둥근 모양으로 형성된 트랜치를 구비한 반도체기판(31)이 있고, 상기 트랜치 중앙의 둥근 부분 상에 게이트절연막(38)이 있고, 상기 게이트절연막(38)이 형성된 부분을 제외한 트랜치 표면을 포함하여 상기 반도체기판(31)보다 돌출된 버퍼산화막(34)이 있고, 상기 돌출된 버퍼산화막(34)의 내측면에 제 2 측벽스페이서(37)가 있고, 상기 제 2 측벽스페이서(37) 사이의 상기 게이트절연막(38) 상부에 게이트전극(39)이 있고, 상기 돌출된 부분을 제외한 상기 반도체기판(31)상에는 패드산화막(32)이 있고, 상기 제 2 측벽스페이서(37)와 버퍼산화막(34)하부에는 저농도 불순물영역(40)이 있고, 게이트전극(39)하부를 제외한 상기 버퍼산화막(34) 양측의 반도체기판(31) 내에는 고농도 불순물영역(41)이 형성되어 있다.
상기에 설명한 바와 같이 채널영역은 하부로 둥근 모양을 하고 있으며, 소오스/드레인영역은 LDD구조를 하고 있다. 그리고 채널영역이 하부로 둥근 모양을 하고 있으므로 그 하부에 주입되는 펀치스루우 방지용 이온주입영역은 더 깊게 형성된다.
상기와 같은 구성을 갖는 반도체소자의 제조방법은 도 3a에 도시한 바와 같이 반도체기판(31)상에 패드산화막(32)과 HLD막(33)을 차례로 증착한다.
그리고 도 3b와 같이 HLD막(33)상에 감광막(도면에 도시되지 않음)을 도포한 후 소정영역만 노출되도록 노광 및 현상공정으로 선택적으로 감광막을 패터닝한다. 이후에 패터닝된 감광막을 마스크로 반도체기판(31)이 드러나도록 HLD막(33)과 패드산화막(32)을 차례로 식각한 후에 드러난 반도체기판(31)을 라이트(light) 트랜치 식각해서 소정깊이의 트랜치를 형성한다. 이후에 감광막을 제거한다.
다음에 도 3c에서와 같이 상기 식각된 패드산화막(32)과 HLD막(33) 내측면 및 트랜치 표면에 버퍼산화막(34)을 증착한 후에 전면에 질화막(35)을 증착한다.
그리고 도 3d에서와 같이 질화막(35)을 식각해서 상기 식각된 패드산화막(32)과 HLD막(33) 내측면 및 트랜치 측면의 버퍼산화막(34) 양측면에 제 1 측벽스페이서(35a)를 형성한다. 이후에 전면에 펀치스루우 스톱(Punchthrough Stop)이온 주입을 한 후에 문턱전압조절이온을 주입한다.
그리고 도 3e에서와 같이 상기 제 1 측벽스페이서(35a) 사이의 상기 트랜치 하부에 열산화공정으로 열산화막(36)을 형성한다. 이때 열산화막(36)은 반도체기판(31) 하부로 둥글게 확장되어 형성되었다.
그리고 도 3f에서와 같이 상기 제 1 측벽스페이서(35a)를 제거한 후에 전면에 저농도 불순물이온을 주입하여서 저농도 불순물영역(도면에는 도시되지 않았음)을 형성한다.
이후에 도 3g에서와 같이 전면에 질화막을 증착한 후에 식각하여서 상기 식각된 패드산화막(32)과 HLD막(33) 내측면 및 트랜치 측면의 버퍼산화막(34) 양측면에 제 2 측벽스페이서(37)를 형성한다. 그리고 상기 열산화막(36)을 제거하여서 제 2 측벽스페이서(37) 사이에 노출된 반도체기판(31)이 라운드 모양을 이루도록한다.
다음에 도 3h에서와 같이 상기 라운드 모양을 갖는 반도체기판상에 게이트절연막(38)을 형성하고, 이후에 전면에 폴리실리콘층을 증착한 후에 에치백하여 제 2 측벽스페이서(37) 사이에 게이트전극(39)을 형성한다.
그리고 도 3i에서와 같이 상기 HLD막(33)을 제거한다.
그리고 도 3j에서와 같이 전면에 고농도 불순물이온을 주입하여서 제 2 측벽스페이서(37)와 버퍼산화막(34)의 양측 반도체기판(31)내에 고농도 불순물영역(41)을 형성한다. 여기서 상기 제 2 측벽스페이서(37)와 버퍼산화막(34) 하부의 반도체기판(31)내는 저농도불순물영역(40)이 형성되어 있다.
이와 같은 공정을 함에 따라서 채널영역이 반도체기판(31)에서 둥글게 형성되고, 펀치스루우 방지용 이온주입영역도 채널영역 하부의 반도체기판(31)내에 둥글게 형성된다.
상기와 같은 본 발명 반도체소자 및 그의 제조방법는 다음과 같은 효과가 있다.
첫째, 실제 게이트 마스크의 씨디(Critical Dimension:CD)보다 작은 게이트 길이를 갖는 트랜지스터를 형성할 수 있다. 또한 제 1, 제 2 측벽스페이서의 두께를 조절하여서 원하는 게이트 씨디를 조절할 수 있다.
둘째, 채널을 라운드(round)하게 형성하여 감소된 게이트 채널 길이 마진을 확보하여 숏채널 효과를 개선할 수 있다.
셋째, 게이트전극을 형성하기 위해 기판에 트랜치를 형성할 때 라이트(light) 트랜치 식각을 이용하므로 펀치스루우 스톱 이온 주입을 보다 깊이 실시할 수 있으므로 개선된 펀치스루우 방지 효과가 있다.
넷째, 선택적으로 이온주입을 실시하므로 종래에 크로스된 도핑(Crossed Doping ion)간의 트레이드-오프(Trade-off)를 개선하여 트랜지스터의 특성을 정확하게 동조(Tuning)하기에 적당하다. 또한 TAT(Turn Arround Time)를 단축시킬 수 있다.
Claims (6)
- 중앙부분이 둥글게 패인 트랜치를 구비한 반도체기판,상기 트랜치 중앙의 둥근게 패인 부분 상에 형성된 게이트절연막,상기 게이트절연막이 형성된 부분을 제외한 트랜치 표면을 포함하여 상기 반도체기판보다 돌출되어 형성된 제 1 절연막,상기 돌출된 제 1 절연막 내측면에 형성된 내부 측벽스페이서,상기 내부 측벽스페이서 사이의 상기 게이트절연막 상부에 형성된 게이트전극,상기 반도체기판상에 형성된 제 2 절연막,상기 내부 측벽스페이서와 제 1 절연막 하부에 형성된 제 1 불순물영역,상기 제 1 절연막 양측 반도체기판 내에 형성된 제 2 불순물영역을 포함하여 구성됨을 특징으로 하는 반도체소자.
- 제 1 항에 있어서, 상기 트랜치 중앙의 둥글게 패인부분 하부에 채널영역이 형성됨을 특징으로 하는 반도체소자.
- 기판에 제 1, 제 2 절연막을 증착하는 공정,상기 제 1, 제 2 절연막을 일영역 식각하고 상기 기판에 트랜치를 형성하는 공정,상기 기판내의 트랜치 표면 및 상기 제 1, 제 2 절연막 내측면에 제 3 절연막을 형성하는 공정,상기 제 3 절연막 내측면에 제 1 측벽스페이서를 형성하는 공정,상기 제 1 측벽스페이서 사이의 상기 기판에 열산화막을 형성하는 공정,상기 제 1 측벽스페이서를 제거하는 공정,상기 열산화막을 마스크로 기판표면내에 제 1 불순물이온을 주입하는 공정,상기 열산화막 양측의 상기 제 3 절연막 내측면에 제 2 측벽스페이서를 형성하는 공정,상기 열산화막을 제거하여 라운드 모양을 갖는 기판을 노출시키는 공정,상기 노출된 기판상에 게이트절연막을 형성하는 공정,상기 제 2 측벽스페이서 사이에 게이트절연막상에 게이트전극을 형성하는 공정,상기 제 2 절연막을 제거한 후 상기 게이트전극을 제외한 제 2 측벽스페이서와 제 3 절연막 양측의 기판내에 제 2 불순물영역을 형성하는 공정을 통하여 진행됨을 특징으로 하는 반도체소자의 제조방법.
- 제 3 항에 있어서, 상기 제 1 측벽스페이서를 형성공정과 상기 열산화막 형성공정의 사이에 펀치스루우 스톱 이온을 주입하는 공정, 문턱전압 조절이온을 주입하는 공정을 더 진행함을 특징으로 하는 반도체소자의 제조방법.
- 제 4 항에 있어서, 상기 문턱전압 조절이온 주입은 상기 제 1 측벽스페이서를 마스크로 채널영역에만 선택적으로 실시함을 특징으로 하는 반도체소자의 제조방법.
- 제 3 항에 있어서, 상기 제 1, 제 2 측벽스페이서는 질화막으로 형성함을 특징으로 하는 반도체소자의 제조방법.
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