KR100339430B1 - 반도체소자의 제조방법 - Google Patents
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- gate electrode
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 238000000034 method Methods 0.000 title claims abstract description 7
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 claims abstract description 17
- 125000006850 spacer group Chemical group 0.000 claims abstract description 11
- -1 halo ions Chemical class 0.000 claims description 17
- 125000001475 halogen functional group Chemical group 0.000 claims description 7
- 238000005452 bending Methods 0.000 claims 1
- 238000002955 isolation Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000002513 implantation Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66537—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a self aligned punch through stopper or threshold implant under the gate region
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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Abstract
소오스영역의 저항을 줄여서 세츄레이션 전류(Saturation Current)가 감소되는 것을 방지하기에 알맞은 반도체소자의 제조방법을 제공하기 위한 것이다. 이와 같은 목적을 달성하기 위한 반도체소자의 제조방법은 기판의 일영역에 게이트절연막과 게이트전극을 적층 형성하는 공정, 상기 게이트전극 양측의 기판내에 저농도 소오스영역과 드레인영역을 형성하는 공정, 상기 저농도 드레인영역은 오픈시키고 상기 저농도 소오스영역은 상기 드레인영역의 오픈된 폭보다 작게 상기 게이트전극 일측을 따라 오픈되도록 포토레지스트패턴을 형성하는 공정, 상기 포토레지스트패턴을 이용해서 상기 게이트전극 하부의 상기 저농도 드레인영역과 저농도 소오스영역의 일측모서리에 할로이온을 주입하는 공정, 상기 포토레지스트패턴을 제거하는 공정, 상기 게이트전극 양측면에 측벽스페이서를 형성하는 공정, 상기 게이트전극과 상기 측벽스페이서 양측의 상기 기판에 고농도 소오스/드레인영역을 형성하는 공정을 포함함을 특징으로 한다.
Description
본 발명은 반도체소자에 대한 것으로, 특히 소오스영역의 저항을 낮추어서 세츄레이션 전류(Saturation Current)를 증가시키기에 알맞은 반도체소자의 제조방법에 관한 것이다.
첨부 도면을 참조하여 종래 반도체소자의 제조방법에 대하여 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래에 따른 반도체소자의 제조방법을 나타낸 공정단면도이고, 도 2는 도 1c에서의 레이아웃도이다.
종래 반도체소자의 제조방법은 도 1a에 도시한 바와 같이 필드영역과 액티브영역이 정의되어 있는 반도체기판(1)의 필드영역에 필드격리막(2)을 형성한다. 이때 필드격리막(2)은 반도체기판(1)에 홈을 갖고 매립하여 형성한다.
이후에 상기 반도체기판(1)에 산화막과 실리콘층을 차례로 증착하고, 게이트 형성 마스크를 이용해서 실리콘층과 산화막을 차례로 이방성 식각해서 액티브영역의 일영역에 게이트산화막(3)과 게이트전극(4)을 적층형성 한다.
그리고 도 1b에 도시한 바와 같이 전면에 제 1 포토레지스트(5)를 도포한 후에 상기 게이트전극(4) 양측의 액티브영역이 노출되도록 상기 필드격리막(2)상에만 남도록 노광 및 현상공정으로 선택적으로 제 1 포토레지스트(5)를 패터닝한다. 이후에 상기 노출된 게이트전극(4) 양측의 반도체기판(1)의 표면에 저농도의 불순물이온을 주입해서 LDD(Lightly Doped Drain)의 저농도 소오스/드레인영역(6)을 형성한다. 이후에 제 1 포토레지스트(5)를 제거한다.
그리고 도 1c에 도시한 바와 같이 전면에 제 2 포토레지스트(7)을 도포한 후에 상기 저농도 소오스/드레인영역(6)이 드러나도록 노광 및 현상공정으로 선택적으로 제 2 포토레지스트(7)를 패터닝한다.
이때 제 2 포토레지스트(7)는 도 2에 도시한 바와 같이 소오스영역이나 드레인영역이 모두 노출되도록 패터닝한다.
이후에 패터닝된 제 2 포토레지스트(7)를 마스크로 반도체기판(1)에 할로(Halo) 이온을 경사각을 갖고 주입하여 상기 저농도 소오스/드레인영역(6)의 모서리 하부에 포켓모양을 갖도록 포켓 할로이온주입영역(8)을 형성한다. 이때 할로이온 주입은 저농도 소오스영역과 드레인영역에 동일한 횟수로 주입된다.(도면에는 4방향을 한 횟수로 볼 때 3회 주입된 것으로 도시했음.)
그리고 도 1d에 도시한 바와 같이 전면에 산화막이나 질화막을 증착한 후에 이방성 식각하여 게이트산화막(3)과 게이트전극(4)의 양측면에 측벽스페이서(9)를 형성한다.
다음에 도 1e에 도시한 바와 같이 전면에 제 3 포토레지스트(10)를 도포한 후에 상기 측벽스페이서(9)와 게이트전극(4) 양측의 반도체기판(1)이 드러나도록 노광 및 현상공정으로 선택적으로 제 3 포토레지스트(10)를 패터닝한다.
이후에 패터닝된 제 3 포토레지스트(10)를 마스크로 반도체기판(1)에 고농도의 불순물이온을 주입해서 고농도 소오스/드레인영역(11)을 형성한다. 이때 고농도 소오스/드레인영역(11)은 상기 저농도 소오스/드레인영역(6)보다 깊게 형성한다.
상기와 같은 종래 반도체소자의 제조방법은 다음과 같은 문제가 있다.
LDD의 저농도 소오스/드레인영역의 모서리 부분에 포켓 할로이온주입영역을 형성할 때 소오스영역에도 형성되므로 소오스의 저항이 증가하여 트랜지스터의 세츄레이션 전류가 저하되는 문제가 있다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 소오스영역의 저항을 줄여서 세츄레이션 전류(Saturation Current)가 감소되는 것을 방지하기에 알맞은 반도체소자의 제조방법을 제공하는 데 그 목적이 있다.
도 1a 내지 도 1e는 종래에 따른 반도체소자의 제조방법을 나타낸 공정단면도
도 2는 도 1c에서의 레이아웃도
도 3a 내지 도 3e는 본 발명 실시예에 따른 반도체소자의 제조방법을 나타낸 공정단면도
도 4a는 도 3c에서의 본 발명 제 1 실시예에 따른 레이아웃도
도 4b는 도 3c에서의 본 발명 제 2 실시예에 따른 레이아웃도
도면의 주요 부분에 대한 부호의 설명
31 : 반도체기판 32 : 필드격리막
33 : 게이트산화막 34 : 게이트전극
35 : 제 1 포토레지스트 36 : 저농도 소오스/드레인영역
37 : 제 2 포토레지스트 38 : 포켓 할로이온주입영역
39 : 측벽스페이서 40 : 제 3 포토레지스트
41 : 고농도 소오스/드레인영역
상기와 같은 목적을 달성하기 위한 본 발명 반도체소자의 제조방법은 기판의 일영역에 게이트절연막과 게이트전극을 적층 형성하는 공정, 상기 게이트전극 양측의 기판내에 저농도 소오스영역과 드레인영역을 형성하는 공정, 상기 저농도 드레인영역은 오픈시키고 상기 저농도 소오스영역은 상기 드레인영역의 오픈된 폭보다 작게 상기 게이트전극 일측을 따라 오픈되도록 포토레지스트패턴을 형성하는 공정, 상기 포토레지스트패턴을 이용해서 상기 게이트전극 하부의 상기 저농도 드레인영역과 저농도 소오스영역의 일측모서리에 할로이온을 주입하는 공정, 상기 포토레지스트패턴을 제거하는 공정, 상기 게이트전극 양측면에 측벽스페이서를 형성하는 공정, 상기 게이트전극과 상기 측벽스페이서 양측의 상기 기판에 고농도 소오스/드레인영역을 형성하는 공정을 포함함을 특징으로 한다.
첨부 도면을 참조하여 본 발명 반도체소자의 제조방법에 대하여 설명하면 다음과 같다.
도 3a 내지 도 3e는 본 발명 실시예에 따른 반도체소자의 제조방법을 나타낸 공정단면도이고, 도 4a는 도 3c에서의 본 발명 제 1 실시예에 따른 레이아웃도이고, 도 4b는 도 3c에서의 본 발명 제 2 실시예에 따른 레이아웃도이다.
본 발명 반도체소자의 제조방법은 도 3a에 도시한 바와 같이 필드영역과 액티브영역이 정의되어 있는 반도체기판(31)의 필드영역에 필드격리막(32)을 형성한다. 이때 필드격리막(32)은 반도체기판(31)에 홈을 갖고 매립하여 형성한다.
이후에 상기 반도체기판(31)에 산화막과 실리콘층을 차례로 증착하고, 게이트 형성 마스크를 이용해서 실리콘층과 산화막을 차례로 이방성 식각해서 액티브영역의 일영역에 게이트산화막(33)과 게이트전극(34)을 적층형성 한다. 이때 게이트전극(34)은 일직선의 라인을 이룰 수도 있고, 일정각을 갖고 굽은 형태일 수도 있다.
그리고 도 3b에 도시한 바와 같이 전면에 제 1 포토레지스트(35)를 도포한 후에 상기 게이트전극(34) 양측의 액티브영역이 노출되도록 상기 필드격리막(32)상에만 남도록 노광 및 현상공정으로 선택적으로 제 1 포토레지스트(35)를 패터닝한다. 이후에 상기 노출된 게이트전극(34) 양측의 반도체기판(31)의 표면에 저농도의 불순물이온을 주입해서 저농도 소오스/드레인영역(36)을 형성한다. 이후에 제 1 포토레지스트(35)를 제거한다.
그리고 도 3c에 도시한 바와 같이 전면에 제 2 포토레지스트(37)을 도포한 후에 게이트전극(34) 일측의 드레인영역은 노출시키고, 타측의 소오스영역은 노출되지 않도록 노광 및 현상공정으로 선택적으로 제 2 포토레지스트(37)를 패터닝한다.
이후에 패터닝된 제 2 포토레지스트(37)를 마스크로 경사각을 주어 할로(Halo) 이온을 주입하여서 저농도 소오스/드레인영역(36)의 모서리부분에 포켓 할로이온주입영역(38)을 형성한다.
이때 도 4a에서와 같이 게이트전극(34)이 일방향의 라인으로 형성되었을 경우에 저농도 드레인영역은 제 2 포토레지스트(37)를 전부 오픈하고, 저농도 소오스영역은 게이트전극(34) 일측의 소정폭만큼만 오픈한다. 즉, 저농도 소오스영역의 오픈된 폭을 저농도 드레인영역의 오픈된 폭보다 작게한다.
이에 따라서 4개의 직교하는 방향으로 할로(Halo) 이온이 주입되고 각 방향을 1회라고 정의할 때 드레인영역은 3방향에서 할로이온이 주입되므로 3회 이온주입되는데 비해서, 소오스영역은 2방향으로만 할로이온이 주입되므로 2회 이온주입된다.
그리고 도 4b에서와 같이 게이트전극(34)이 각을 갖고 굽어서 형성되었을 경우에 저농도 드레인 영역은 제 2 포토레지스트(37)를 전부 오픈하고, 저농도 소오스영역은 굽은 게이트전극(34)의 일측을 따라 소정폭 만큼만 오픈시킨다. 따라서 저농도 드레인영역은 각을 갖고 굽은 부분만 2방향으로 할로이온이 주입되므로 2회 이온주입되고, 나머지 부분은 3방향에서 할로이온이 주입되므로 3회 이온주입된다. 이에 비해서 저농도 소오스영역은 각을 갖고 굽은부분은 할로이온이 주입되지 않고, 굽지 않은 부분만 2방향에서 할로이온이 주입되므로 2회 이온주입된다.
위와 같이 할로이온을 주입한 후에 제 2 포토레지스트(37)를 제거한다.
이후에 도 3d에 도시한 바와 같이 전면에 산화막이나 질화막을 증착한 후에 이방성 식각하여 게이트산화막(33)과 게이트전극(34)의 양측면에 측벽스페이서(39)를 형성한다.
다음에 도 3e에 도시한 바와 같이 전면에 제 3 포토레지스트(40)를 도포한 후에 상기 측벽스페이서(39)와 게이트전극(34) 양측의 반도체기판(31)이 드러나도록 노광 및 현상공정으로 선택적으로 제 3 포토레지스트(40)를 패터닝한다.
이후에 패터닝된 제 3 포토레지스트(40)를 마스크로 반도체기판(31)에 고농도의 불순물이온을 주입해서 고농도 소오스/드레인영역(41)을 형성한다. 이때 고농도 소오스/드레인영역(41)은 상기 저농도 소오스/드레인영역(36)보다 깊게 형성한다.
상기와 같은 본 발명 반도체소자의 제조방법은 다음과 같은 효과가 있다.
소오스영역에 포켓 할로이온주입 회수를 적게하여 도핑농도를 낮게 형성하면 소오스영역의 저항이 감소하여서 소자의 세츄레이션 전류(Saturation Current)가 감소하는 것을 방지할 수 있다.
Claims (3)
- 기판의 일영역에 게이트절연막과 게이트전극을 적층 형성하는 공정,상기 게이트전극 양측의 기판내에 저농도 소오스영역과 드레인영역을 형성하는 공정,상기 저농도 드레인영역은 오픈시키고 상기 저농도 소오스영역은 상기 드레인영역의 오픈된 폭보다 작게 상기 게이트전극 일측을 따라 오픈되도록 포토레지스트패턴을 형성하는 공정,상기 포토레지스트패턴을 이용해서 상기 게이트전극 하부의 상기 저농도 드레인영역과 저농도 소오스영역의 일측모서리에 할로이온을 주입하는 공정,상기 포토레지스트패턴을 제거하는 공정,상기 게이트전극 양측면에 측벽스페이서를 형성하는 공정,상기 게이트전극과 상기 측벽스페이서 양측의 상기 기판에 고농도 소오스/드레인영역을 형성하는 공정을 포함함을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 게이트전극이 일방향의 라인형을 이룰 경우, 상기 저농도 드레인영역은 3방향에서 할로이온을 주입할 수 있고, 상기 소오스영역은 2방향에서 할로이온을 주입할 수 있음을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 게이트전극이 각을 갖고 굽어서 형성되었을 경우,각을 갖고 굽은 상기 게이트전극 일측의 상기 저농도 드레인영역은 2회 할로이온이 주입되고, 각을 갖고 굽은 상기 게이트전극 타측의 상기 저농도 소오스영역은 할로이온이 주입되지 않고, 상기 게이트전극이 각을 갖지 않고 라인을 이루는 부분의 상기 저농도 드레인영역은 3회 할로이온이 주입되고, 상기 게이트전극이 각을 갖지 않고 라인을 이루는 상기 저농도 소오스영역은 2회 할로이온이 주입됨을 특징으로 하는 반도체소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990050290A KR100339430B1 (ko) | 1999-11-12 | 1999-11-12 | 반도체소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990050290A KR100339430B1 (ko) | 1999-11-12 | 1999-11-12 | 반도체소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010046495A KR20010046495A (ko) | 2001-06-15 |
| KR100339430B1 true KR100339430B1 (ko) | 2002-05-31 |
Family
ID=19619859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990050290A KR100339430B1 (ko) | 1999-11-12 | 1999-11-12 | 반도체소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100339430B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100947567B1 (ko) * | 2003-03-28 | 2010-03-12 | 매그나칩 반도체 유한회사 | 고전압 소자 및 그 제조 방법 |
| KR100935775B1 (ko) * | 2007-12-03 | 2010-01-08 | 주식회사 동부하이텍 | 반도체 소자 및 그의 제조방법 |
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-
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20010046495A (ko) | 2001-06-15 |
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| FPAY | Annual fee payment |
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