KR20050064329A - 반도체 소자의 트랜지스터 제조방법 - Google Patents

반도체 소자의 트랜지스터 제조방법 Download PDF

Info

Publication number
KR20050064329A
KR20050064329A KR1020030095687A KR20030095687A KR20050064329A KR 20050064329 A KR20050064329 A KR 20050064329A KR 1020030095687 A KR1020030095687 A KR 1020030095687A KR 20030095687 A KR20030095687 A KR 20030095687A KR 20050064329 A KR20050064329 A KR 20050064329A
Authority
KR
South Korea
Prior art keywords
gate electrode
silicon nitride
nitride film
forming
pattern
Prior art date
Application number
KR1020030095687A
Other languages
English (en)
Inventor
서원철
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020030095687A priority Critical patent/KR20050064329A/ko
Publication of KR20050064329A publication Critical patent/KR20050064329A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 소자의 특성을 향상시키는 반도체 소자의 트랜지스터 제조방법을 개시한다. 개시된 본 발명의 방법은, 실리콘 기판 상에 게이트 산화막, 실리콘 질화막 및 액티브 영역의 소정 부분을 덮는 감광막패턴을 차례로 형성하는 단계; 상기 감광막패턴을 식각 장벽으로 이용하여 상기 실리콘 질화막을 식각하여 실리콘 질화막 패턴을 형성하는 단계; 상기 감광막패턴을 제거하는 단계; 상기 결과물 상에 폴리실리콘막을 증착한 다음, 상기 실리콘 질화막 패턴의 일부위를 덮도록 상기 폴리실리콘막을 식각하여 게이트 전극을 형성하는 단계; 상기 실리콘 질화막 패턴을 제거하여 게이트 전극 형성을 완성하는 단계; 상기 게이트 전극의 양측 기판 표면에 이온주입을 실시하여 LDD 영역을 형성하는 단계; 상기 게이트 전극의 측면에 스페이서를 형성하는 단계; 및 상기 스페이서를 포함한 게이트 전극을 마스크로 하여 상기 결과물에 이온주입을 실시하여 소오스/드레인 영역을 형성하는 단계를 포함한다.

Description

반도체 소자의 트랜지스터 제조방법{METHOD FOR MANUFACTURING TRANSISTOR OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 소자의 특성을 향상시키기 위한 반도체 소자의 트랜지스터 제조방법에 관한 것이다.
반도체 소자의 집적도가 증가됨에 따라, 회로 내에 구비되는 패턴들의 크기가 감소되고 있고, 이러한 경향에 부합해서 우수한 소자 특성을 얻기 위한 다양한 공정 기술들이 적용 및 개발되고 있다.
그런데, 반도체 소자의 고집적화에 따라 게이트 전극의 선폭 감소가 진행되고 있는 추세에서, 상기 게이트 전극의 선폭 감소는 채널(Channel) 길이의 감소를 초래하게 되어 문턱 전압(Vt)이 급격하게 줄어드는 단채널 효과(Short Channel Effect)를 유발하게 되고, 이로 인해, 트랜지스터(Transistor) 및 소자 특성의 저하가 야기된다.
따라서, 반도체 소자의 고집적화를 위해서는 상기 단채널 효과(Short Channel Effect)의 방지가 반드시 해결되어야 할 과제이다. 이러한 단채널 효과의 유발을 방지하기 위해 다양한 공정 기술들이 개발되고 있으며, LDD(Lightly Doped Drain) 영역의 형성은 그 좋은 예이다.
도 1a 내지 도 1b는 종래의 기술에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위한 공정 단면도이다.
종래의 반도체 소자의 트랜지스터 제조방법에 대하여 도 1a 내지 도 1b를 참조하여 간략하게 설명하면 다음과 같다.
종래의 반도체 소자의 트랜지스터 제조방법은, 도 1a에 도시된 바와 같이, 먼저, 소자분리막(2)이 형성된 실리콘 기판(1) 상에 게이트 산화막(3a) 및 폴리실리콘막(3b)의 적층 구조로 이루어지는 게이트 전극(3)을 형성한다.
그리고, 상기 게이트 전극(3)의 양측의 기판 표면에 저농도 이온주입을 실시하여 LDD(Lightly Doped Drain) 영역(4)을 형성한다.
그런 다음, 도 1b에 도시된 바와 같이, 상기 게이트 전극(3)의 측면에 스페이서(Spacer)(5)를 형성한 후, 상기 스페이서(5)를 포함한 게이트 전극(3)을 마스크로 하여 상기 결과물에 고농도 불순물 이온주입을 실시하여 소오스/드레인(Source/Drain) 영역(6)을 형성한다.
그러나, 종래의 기술에서는 LDD(Lightly Doped Drain) 영역의 형성을 통해 단채널 효과(Short Channel Effect)를 어느 정도 개선할 수 있지만, 여전히, 게이트 전극의 선폭이 감소되고 있어, 이로 인해, 게이트 저항이 증가하고, 단채널 효과가 유발되어 트랜지스터(Transistor)의 특성 확보가 어렵고, 소자의 고집적화를 구현하는 데에 한계가 있다는 문제점이 발생된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 게이트 전극의 선폭 감소에 따른 게이트 저항의 증가 및 단채널 효과(Short Channel Effect)가 유발됨을 방지하여 트랜지스터의 특성 저하를 방지함과 동시에, 소자의 고집적화를 구현할 수 있는 반도체 소자의 트랜지스터 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 트랜지스터 제조방법은, 실리콘 기판 상에 게이트 산화막, 실리콘 질화막 및 액티브 영역의 소정 부분을 덮는 감광막패턴을 차례로 형성하는 단계; 상기 감광막패턴을 식각 장벽으로 이용하여 상기 실리콘 질화막을 식각하여 실리콘 질화막 패턴을 형성하는 단계; 상기 감광막패턴을 제거하는 단계; 상기 결과물 상에 폴리실리콘막을 증착한 다음, 상기 실리콘 질화막 패턴의 일부위를 덮도록 상기 폴리실리콘막을 식각하여 게이트 전극을 형성하는 단계; 상기 실리콘 질화막 패턴을 제거하여 게이트 전극 형성을 완성하는 단계; 상기 게이트 전극의 양측 기판 표면에 이온주입을 실시하여 LDD 영역을 형성하는 단계; 상기 게이트 전극의 측면에 스페이서를 형성하는 단계; 및 상기 스페이서를 포함한 게이트 전극을 마스크로 하여 상기 결과물에 이온주입을 실시하여 소오스/드레인 영역을 형성하는 단계를 포함한다.
여기서, 상기 실리콘 질화막 패턴의 제거공정은 인산 용액을 이용한다.
본 발명에 따르면, 게이트 전극의 형상을 변형시킴으로써, 게이트 전극의 선폭 변동을 최소화시키면서, 게이트 전극의 선폭을 줄인 효과를 얻을 수 있으므로, 게이트 저항의 증가 및 단채널 효과(Short Channel Effect)를 방지함과 동시에, 소자의 고집적화를 구현할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위한 각 공정별 단면도이다.
본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조방법은, 도 2a에 도시된 바와 같이, 실리콘 기판(21) 상에 게이트 산화막(23a), 실리콘 질화막(24) 및 액티브 영역의 소정 부분을 덮는 감광막패턴(25)을 차례로 형성한다.
도 2a에서 미설명된 도면부호 22는 소자분리막을 나타낸 것이다.
그런다음, 도 2b에 도시된 바와 같이, 상기 감광막패턴을 식각 장벽으로 이용하여 상기 실리콘 질화막(24)을 식각하여 실리콘 질화막 패턴(24a)을 형성한 후, 상기 감광막패턴을 제거한다.
이어서, 도 2c에 도시된 바와 같이, 상기 결과물 상에 폴리실리콘막(23b)을 증착한 다음, 상기 실리콘 질화막 패턴(24a)의 일부위를 덮도록 상기 폴리실리콘막(23b)을 식각하여 상기 게이트 산화막(23a) 및 폴리실리콘막(23b)의 적층 구조로 이루어지는 게이트 전극(23)을 형성한다.
그리고, 도 2d에 도시된 바와 같이, 상기 실리콘 질화막 패턴을 제거하여 게이트 전극(23)의 형성을 완성한다. 이때, 상기 실리콘 질화막 패턴의 제거공정은 인산 용액을 이용한다.
이어서, 상기 게이트 전극(23)의 양측의 기판 표면에 저농도 이온주입을 실시하여 LDD(Lightly Doped Drain) 영역(26)을 형성한다.
그런 다음, 상기 게이트 전극(23)의 측면에 스페이서(Spacer)(27)를 형성한 후, 상기 스페이서(27)를 포함한 게이트 전극(23)을 마스크로 하여 상기 결과물에 고농도 불순물 이온주입을 실시하여 소오스/드레인(Source/Drain) 영역(28)을 형성한다.
상기와 같은 공정을 통해 제조되는 본 발명에 따른 반도체 소자는 게이트 전극의 형상을 변형시킴으로써, 게이트 전극의 선폭 변동을 최소화시키면서, 게이트 전극의 선폭을 줄인 효과를 얻을 수 있으므로, 게이트 저항의 증가 및 단채널 효과(Short Channel Effect)를 방지함과 동시에, 소자의 고집적화를 구현할 수 있다.
이상에서와 같이, 본 발명은 게이트 전극 형성 공정에 있어서, 게이트 산화막과 폴리실리콘막 사이의 소정 부분에 실리콘 질화막을 개재시켜 게이트 전극의 형상을 변형시킴으로써, 게이트 전극의 선폭 변동을 최소화시키면서, 게이트 전극의 선폭을 줄인 효과를 얻을 수 있다. 따라서, 본 발명은 게이트 저항의 증가 및 단채널 효과(Short Channel Effect)를 방지할 수 있으므로, 소자의 특성을 향상시킬 수 있음 물론, 소자의 고집적화를 구현할 수 있다.
도 1a 내지 도 1b는 종래의 기술에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위한 공정 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위한 공정 단면도.
-도면의 주요 부분에 대한 부호의 설명-
21 : 실리콘 기판 22 : 소자분리막
23a : 게이트 산화막 23b : 폴리실리콘막
23 : 게이트 전극 24 : 실리콘 질화막
24a : 실리콘 질화막 패턴 25 : 감광막패턴
26 : LDD 영역 27 : 스페이서
28 : 소오스/드레인 영역

Claims (2)

  1. 실리콘 기판 상에 게이트 산화막, 실리콘 질화막 및 액티브 영역의 소정 부분을 덮는 감광막패턴을 차례로 형성하는 단계;
    상기 감광막패턴을 식각 장벽으로 이용하여 상기 실리콘 질화막을 식각하여 실리콘 질화막 패턴을 형성하는 단계;
    상기 감광막패턴을 제거하는 단계;
    상기 결과물 상에 폴리실리콘막을 증착한 다음, 상기 실리콘 질화막 패턴의 일부위를 덮도록 상기 폴리실리콘막을 식각하여 게이트 전극을 형성하는 단계;
    상기 실리콘 질화막 패턴을 제거하여 게이트 전극 형성을 완성하는 단계;
    상기 게이트 전극의 양측 기판 표면에 이온주입을 실시하여 LDD 영역을 형성하는 단계;
    상기 게이트 전극의 측면에 스페이서를 형성하는 단계; 및
    상기 스페이서를 포함한 게이트 전극을 마스크로 하여 상기 결과물에 이온주입을 실시하여 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
  2. 제 1항에 있어서, 상기 실리콘 질화막 패턴의 제거공정은 인산 용액을 이용하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
KR1020030095687A 2003-12-23 2003-12-23 반도체 소자의 트랜지스터 제조방법 KR20050064329A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030095687A KR20050064329A (ko) 2003-12-23 2003-12-23 반도체 소자의 트랜지스터 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030095687A KR20050064329A (ko) 2003-12-23 2003-12-23 반도체 소자의 트랜지스터 제조방법

Publications (1)

Publication Number Publication Date
KR20050064329A true KR20050064329A (ko) 2005-06-29

Family

ID=37255941

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030095687A KR20050064329A (ko) 2003-12-23 2003-12-23 반도체 소자의 트랜지스터 제조방법

Country Status (1)

Country Link
KR (1) KR20050064329A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106298505A (zh) * 2015-06-29 2017-01-04 盛美半导体设备（上海）有限公司 刻蚀方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106298505A (zh) * 2015-06-29 2017-01-04 盛美半导体设备（上海）有限公司 刻蚀方法
CN106298505B (zh) * 2015-06-29 2020-12-08 盛美半导体设备(上海)股份有限公司 刻蚀方法

Similar Documents

Publication Publication Date Title
KR0166850B1 (ko) 트랜지스터 제조방법
KR100280525B1 (ko) 반도체소자의 제조방법
KR100477535B1 (ko) 반도체 소자의 제조방법
KR20050064329A (ko) 반도체 소자의 트랜지스터 제조방법
KR100762870B1 (ko) 반도체 소자의 제조방법
US7186603B2 (en) Method of forming notched gate structure
KR100339430B1 (ko) 반도체소자의 제조방법
KR100311502B1 (ko) 반도체 소자 및 그 제조방법
KR100995330B1 (ko) 반도체소자의 제조방법
KR100487504B1 (ko) 서로 다른 게이트 스페이서 형성 방법
KR100239452B1 (ko) 반도체 소자의 제조방법
KR940002781B1 (ko) 곡면 이중 게이트를 갖는 반도체 장치의 제조방법
KR100743629B1 (ko) 반도체 소자의 제조방법
KR100433490B1 (ko) 반도체 소자의 제조방법
KR100800922B1 (ko) 반도체 소자의 트랜지스터 제조방법
KR100567047B1 (ko) 모스 트랜지스터 제조방법
KR100451463B1 (ko) 이중 게이트산화막을 가진 반도체소자의 제조방법
KR100911103B1 (ko) 반도체 소자 제조 방법
KR100618705B1 (ko) 반도체 소자의 게이트 형성방법
KR20010011002A (ko) 반도체소자의 트랜지스터 형성방법
KR20020010965A (ko) 반도체소자의 제조 방법
KR20040001275A (ko) 샐리사이드 형성 공정을 포함하는 반도체 소자의 제조방법
KR20030001970A (ko) 반도체 소자의 트랜지스터 제조방법
JPH04291919A (ja) 半導体装置の製造方法
KR19980037180A (ko) 반도체소자 및 그 제조방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
WITN Withdrawal due to no request for examination