KR20020010965A - 반도체소자의 제조 방법 - Google Patents
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Abstract
본 발명은 접합캐패시턴스와 접합저항을 감소시키는데 적합한 반도체소자의 제조 방법에 관한 것으로, 반도체기판상에 게이트산화막을 형성하는 제 1 단계; 상기 게이트산화막상에 캡산화막을 포함하는 게이트패턴을 형성하는 제 2 단계; 상기 제 2 단계의 결과물상에 저농도 불순물 이온주입을 위한 제 1 마스크층을 형성하는 제 3 단계; 상기 제 2 마스크층 및 게이트패턴을 마스크로 이용한 저농도 불순물 이온주입으로 상기 반도체기판에 저농도 불순물접합층을 형성하는 제 4 단계; 상기 제 1 마스크층을 제거하고, 상기 게이트산화막의 소정 부분을 노출시키는 제 2 마스크층을 형성하는 제 5 단계; 상기 제 2 마스크층을 이용하여 상기 게이트산화막을 선택적으로 식각하여 상기 반도체기판을 노출시키는 제 6 단계; 상기 제 6 단계의 결과물상에 도핑된 폴리실리콘을 형성하는 제 7 단계; 및 상기 캡산화막이 노출될때까지 상기 도핑된 폴리실리콘을 화학적기계적연마하여 상기 저농도 불순물접합층에 접속되는 고농도 불순물접합층을 형성하는 제 8 단계를 포함하여 이루어진다.
Description
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 소스/드레인의 접합면적을 감소시켜 접합캐패시턴스를 감소시킬 수 있는 반도체소자의 제조 방법에 관한 것이다.
도 1은 종래기술에 따른 MOSFET의 제조 방법을 도시한 도면으로서, 반도체기판상에 게이트산화막을 형성한 다음, 상기 게이트산화막상에 폴리실리콘과 캡산화막을 형성한다. 이어 상기 캡산화막 및 폴리실리콘을 선택적으로 식각하여 게이트전극을 형성하고, 상기 게이트전극을 마스크로 이용한 저농도 불순물 이온주입으로 상기 게이트전극의 하측의 반도체기판에 저농도 불순물 영역 즉, LDD(Lightly Doped Drain)영역을 형성한다. 이어 상기 게이트전극을 포함한 반도체기판상에 측벽용 절연막을 형성한 다음, 블랭킷 에치백을 실시하여 상기 게이트전극의 양측벽에 접하는 측벽스페이서를 형성한다.
이어 상기 게이트전극 및 측벽스페이서를 마스크로 이용한 고농도 불순물 이온주입으로 상기 LDD영역에 접하는 고농도 불순물 영역, 즉 소스/드레인영역을 형성한다.
상술한 종래기술에 의하면, 게이트전극을 제외한 반도체기판은 불순물층으로 형성되므로 소스/드레인의 접합면적이 커 캐패시턴스가 크고 소스/드레인의 도핑농도를 쉽게 증가시키지 못하여 저항이 증가한다. 또한 게이트전극과 소스/드레인의 단차로 인하여 후속 공정시 문제점을 초래한다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 접합면적을 감소시켜 접합캐패시턴스를 감소시키는데 적합한 반도체소자의 제조 방법을 제공함에 그 목적이 있다.
도 1은 종래기술에 따른 반도체소자의 제조 방법을 도시한 도면,
도 2는 본 발명의 실시예에 따라 형성된 반도체소자의 구조 단면도,
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 도면.
*도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 게이트산화막
23 : 폴리실리콘 24 : 캡산화막
25 : 제 1 감광막 26 : LDD영역
27 : 측벽스페이서 28 : 제 2 감광막
29 : 도핑된 폴리실리콘 30 : 소스/드레인 영역
상기의 목적을 달성하기 위한 본 발명의 반도체소자는 반도체기판상에 후속 소스/드레인을 위한 영역이 노출되어 형성된 게이트산화막; 상기 게이트산화막상에 형성되고 캡산화막을 포함한 적층구조로 형성된 게이트패턴; 상기 게이트패턴의 양측벽에 접하는 측벽스페이서; 상기 노출된 게이트산화막의 하측 반도체기판에 형성된 저농도 불순물접합층; 상기 저농도 불순물접합층과 수직으로 접속되고 상기 측벽스페이서의 양측에 형성된 도핑된 폴리실리콘층; 및 상기 도핑된 폴리실리콘층으로부터 오토도핑되어 상기 저농도 불순물접합층에 연결된 고농도 불순물 접합층을 포함하여 이루어짐을 특징으로 하고, 반도체소자의 제조 방법은 반도체기판상에 게이트산화막을 형성하는 제 1 단계; 상기 게이트산화막상에 캡산화막을 포함하는 게이트패턴을 형성하는 제 2 단계; 상기 제 2 단계의 결과물상에 저농도 불순물 이온주입을 위한 제 1 마스크층을 형성하는 제 3 단계; 상기 제 2 마스크층 및 게이트패턴을 마스크로 이용한 저농도 불순물 이온주입으로 상기 반도체기판에 저농도 불순물접합층을 형성하는 제 4 단계; 상기 제 1 마스크층을 제거하고, 상기 게이트산화막의 소정 부분을 노출시키는 제 2 마스크층을 형성하는 제 5 단계; 상기 제 2 마스크층을 이용하여 상기 게이트산화막을 선택적으로 식각하여 상기 반도체기판을노출시키는 제 6 단계; 상기 제 6 단계의 결과물상에 도핑된 폴리실리콘을 형성하는 제 7 단계; 및 상기 캡산화막이 노출될때까지 상기 도핑된 폴리실리콘을 화학적기계적연마하여 상기 저농도 불순물접합층에 접속되는 고농도 불순물접합층을 형성하는 제 8 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 반도체소자를 도시한 도면으로서, 반도체기판(21)상에 후속 소스/드레인을 위한 영역이 노출되어 게이트산화막(22)이 형성되고, 상기 게이트산화막(22a)상에 형성되고 캡산화막(24a)을 포함한 적층구조로 게이트전극(23a)이 형성되고, 상기 게이트전극(23a)의 양측벽에 측벽스페이서(27)가 형성된다. 그리고, 상기 노출된 게이트산화막(22a)의 하측 반도체기판(21)에 저농도 불순물접합층 즉, LDD영역(26)이 형성되며, 상기 LDD영역(26)과 수직으로 접속되고 상기 측벽스페이서(27)의 양측에 도핑된 폴리실리콘(29)이 형성된다.
그리고, 상기 도핑된 폴리실리콘(29)로부터 오토도핑되어 상기 LDD영역(26)에 수직으로 소스/드레인 영역(30)이 형성된다.
상기와 같은 본 발명의 반도체소자는 소스/드레인 영역(30)을 도핑된 폴리실리콘(29)을 화학적기계적연마하여 형성하므로서 게이트전극(23a) 형성후 발생되는 단차를 감소시키고, 소스/드레인 영역(30)의 저항을 감소시킨다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 도면이다.
도 3a에 도시된 바와 같이, 반도체기판(21)상에 게이트산화막(22)을 형성한 후, 상기 게이트산화막(22)상에 폴리실리콘(23), 캡산화막(24)을 순차적으로 형성한다.
도 3b에 도시된 바와 같이, 상기 캡산화막(24), 폴리실리콘(23)을 선택적으로 패터닝하여 게이트전극(23a) 및 캡산화막패턴(24a)을 형성한 후, 상기 캡산화막패턴(24a)을 포함한 전면에 제 1 감광막을 도포하고 노광 및 현상으로 패터닝하여 하부의 반도체기판(21)의 소정 부분을 노출시킨다. 이어 상기 패터닝된 제 1 감광막(25)을 마스크로 이용한 저농도 불순물 이온주입으로 상기 노출된 반도체기판 (21)에 LDD영역(26)을 형성한다.
도 3c에 도시된 바와 같이, 상기 제 1 감광막(25)을 제거한 다음, 전면에 측벽용 절연막을 형성하고, 블랭킷 에치백하여 상기 게이트전극(23a) 및 캡산화막패턴(24a)의 양측벽에 접하는 측벽스페이서(27)를 형성한다.
이어 상기 측벽스페이서(27)을 포함한 전면에 제 2 감광막을 도포하고 노광 및 현상으로 패터닝하여 상기 게이트전극(23a)의 좌우측 소정 부분을 노출시킨 다음, 상기 패터닝된 제 2 감광막(28)을 이용하여 하부의 게이트산화막(22)을 식각하여 게이트산화막패턴(22a)을 형성한다.
도 3d에 도시된 바와 같이, 상기 제 2 감광막(28)을 제거한 다음, 전면에 N+ 또는 P+ 불순물이 도핑된 폴리실리콘(29)을 형성한 후, 상기 도핑된 폴리실리콘을 화학적기계적연마(Chemical Mechanical Polishing; CMP)하여 캡산화막패턴(24a)의중간두께까지 연마한다(24b).
도 3e에 도시된 바와 같이, 상기 도핑된 폴리실리콘(29)을 선택적으로 식각하여 소스/드레인영역과 배선영역이 형성될 부분만을 남기고 제거하며, 상기 도핑된 폴리실리콘(29)로부터 오토도핑되어 상기 LDD영역(26)에 접하는 소스/드레인 영역(30)이 형성된다. 이어 후속 공정으로 열처리공정을 진행하여 소자를 완성한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명의 반도체소자의 제조 방법은 게이트전극의 좌우에만 접합을 형성하므로 접합면적을 감소시킬 수 있으며, 소스/드레인 영역을 도핑된 폴리실리콘을 사용하므로 폴리실리콘의 도핑농도를 조절하여 저항을 감소시킬 수 있는 효과가 있다.
Claims (8)
- 반도체소자에 있어서,반도체기판상에 후속 소스/드레인을 위한 영역이 노출되어 형성된 게이트산화막;상기 게이트산화막상에 형성되고 캡산화막을 포함한 적층구조로 형성된 게이트패턴;상기 게이트패턴의 양측벽에 접하는 측벽스페이서;상기 노출된 게이트산화막의 하측 반도체기판에 형성된 저농도 불순물접합층;상기 저농도 불순물접합층과 수직으로 접속되고 상기 측벽스페이서의 양측에 형성된 도핑된 폴리실리콘층; 및상기 도핑된 폴리실리콘층으로부터 오토도핑되어 상기 저농도 불순물접합층에 연결된 고농도 불순물 접합층을 포함하여 이루어짐을 특징으로 하는 반도체소자.
- 제 1 항에 있어서,상기 도핑된 폴리실리콘층은 N형 또는 P형 불순물이 도핑된 것을 특징으로 하는 반도체소자.
- 제 1 항에 있어서,상기 도핑된 폴리실리콘층은 화학적기계적연마하여 형성된 것을 특징으로 하는 반도체소자.
- 반도체소자의 제조 방법에 있어서,반도체기판상에 게이트산화막을 형성하는 제 1 단계;상기 게이트산화막상에 캡산화막을 포함하는 게이트패턴을 형성하는 제 2 단계;상기 제 2 단계의 결과물상에 저농도 불순물 이온주입을 위한 제 1 마스크층을 형성하는 제 3 단계;상기 제 2 마스크층 및 게이트패턴을 마스크로 이용한 저농도 불순물 이온주입으로 상기 반도체기판에 저농도 불순물접합층을 형성하는 제 4 단계;상기 제 1 마스크층을 제거하고, 상기 게이트산화막의 소정 부분을 노출시키는 제 2 마스크층을 형성하는 제 5 단계;상기 제 2 마스크층을 이용하여 상기 게이트산화막을 선택적으로 식각하여 상기 반도체기판을 노출시키는 제 6 단계;상기 제 6 단계의 결과물상에 도핑된 폴리실리콘을 형성하는 제 7 단계;상기 캡산화막이 노출될때까지 상기 도핑된 폴리실리콘을 화학적기계적연마하여 상기 저농도 불순물접합층에 접속되는 고농도 불순물접합층을 형성하는 제 8 단계를 포함하여 이루어짐을 특징으로 하는 반도체소자의 제조 방법.
- 제 4 항에 있어서,상기 제 7 단계에서,상기 도핑된 폴리실리콘은 N형 또는 P형 불순물이 도핑된 것을 특징으로 하는 반도체소자의 제조 방법.
- 제 4 항에 있어서,상기 제 8 단계에서,상기 도핑된 폴리실리콘으로부터 오토도핑되어 상기 고농도 불순물접합층이 형성되는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제 4 항에 있어서,상기 제 8 단계에서,상기 화학적기계적연마시 상기 캡핑산화막은 초기 형성 두께의 절반두께만큼만 연마되는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제 4 항에 있어서,상기 제 8 단계에서,상기 고농도 불순물접합층은 상기 도핑된 폴리실리콘으로부터 오토도핑되어 형성되는 것을 특징으로 하는 반도체소자의 제조 방법.
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Cited By (1)
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| CN110600423A (zh) * | 2015-04-01 | 2019-12-20 | 三星电子株式会社 | 半导体装置 |
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- 2000-07-31 KR KR1020000044294A patent/KR20020010965A/ko not_active Application Discontinuation
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