KR19990004401A - 반도체 소자의 트랜지스터 제조 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 실리콘 기판에 이중 구조의 트렌치를 형성하고, 트렌치 양측부에 LDD 구조를 갖는 접합영역을 형성한다. 그러므로 표면의 단차가 감소되고 소자의 전기적 특성이 향상될 수 있으며, 또한 소자의 집적도를 효과적으로 향상시킬 수 있는 반도체 소자의 트랜지스터 제조 방법에 관한 것이다.

Description

반도체 소자의 트랜지스터 제조 방법

본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 특히 이중 구조의 트렌치(Trench) 양측부에 LDD(Lightly Doped Drain) 구조의 접합영역이 형성된 MOS 트랜지스터의 제조 방법에 관한 것이다.

반적으로 트랜지스터는 게이트 전극, 소오스 및 드레인으로 이루어진다. 게이트 전극은 폴리실리콘과 같은 도전물로 이루어지며, 하부의 실리콘 기판과는 게이트 절연막에 의해 전기적으로 분리된다. 그리고 소오스 및 드레인은 게이트 전극 양측부의 실리콘 기판에 형성되며 불순물 이온이 주입된 접합영역으로 이루어진다. 그러면 종래 반도체 소자의 트랜지스터 제조 방법을 도 1a 및 도 1b를 통해 설명하면 다음과 같다.

종래에는 도 1a에 도시된 바와 같이 실리콘 기판(1)상에 게이트 산화막(2) 및 폴리실리콘층(3)을 순차적으로 형성한 후 게이트 전극용 마스크를 이용한 사진 및 식각 공정으로 상기 폴리실리콘층(3) 및 게이트 산화막(2)을 순차적으로 패터닝하여 게이트 전극을 형성한다. 그리고 상기 게이트 전극 양측부의 노출된 상기 실리콘 기판(1)에 저농도의 불순물 이온을 주입하여 LDD 영역(4)을 형성한 후 도 1b에 도시된 바와 같이 상기 게이트 전극 양측벽에 산화막 스페이서(5)를 형성한다. 그리고 노출된 상기 실리콘 기판(1)에 고농도의 불순물 이온을 주입하여 접합영역(6)을 형성한다. 그런데 상기와 같이 이루어지는 종래의 트랜지스터 제조 방법은 다음과 같은 문제점을 가진다. 첫째, 소자의 고집적화에 따른 공정 오차의 범위 축소로 인해 발생되는 문제인데, 예를들어 상기 불순물 이온 주입 공정시 이온 주입 마스크의 정렬 오차가 미세하게 발생되더러도 소자의 동작시 누설 전류가 발생된다. 둘째, 상기와 같은 방법에 의해 제조된 트랜지스터는 게이트 전극의 높이로 인하여 실리콘 기판상에서의 단차 증가가 초래된다. 그리고 셋째, 드레인에서 문제시되는 GIDL(Gate Induced Drain Leakage) 또는 핫 케리어 효과(Hot Carrier Effect) 등에 의한 전기적 특성 저하가 유발된다.

따라서 본 발명은 실리콘 기판에 이중 구조의 트렌치를 형성하고, 트렌치 양측부에 LDD 구조를 갖는 접합영역을 형성하므로써 상기한 단점을 해소할 수 있는 반도체 소자의 트랜지스터 제조 방법을 제공하는 데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 트랜지스터 제조 방법은 제 1 마스크를 사용한 사진 및 식각 공정으로 실리콘 기판에 소정 깊이의 제 1 트렌치를 형성하는 단계와, 상기 단계로부터 제 2 마스크를 사용한 사진 및 식각 공정으로 상기 제 1 트렌치내의 상기 실리콘 기판에 제 2 트렌치를 형성하는 단계와, 상기 단계로부터 상기 제 1 및 제 2 트렌치를 포함하는 전체 상부면에 산화막 및 제 1 감광막을 순차적으로 형성한 후 상기 제 2 마스크를 사용하여 상기 제 2 트렌치를 제외한 부분의 상기 산화막이 노출되도록 상기 제 1 감광막을 패터닝하는 단계와, 상기 단계로부터 저농도 불순물 이온을 주입하여 노출된 상기 산화막 하부의 상기 실리콘 기판에 LDD 영역을 형성한 후 상기 제 1 감광막을 제거하는 단계와, 상기 단계로부터 상기 산화막상에 제 2 감광막을 형성한 후 상기 제 1 마스크를 사용하여 상기 제 1 트렌치를 제외한 부분의 상기 산화막이 노출되도록 상기 제 2 감광막을 패터닝하는 단계와, 상기 단계로부터 고농도 불순물 이온을 주입하여 상기 제 1 트렌치 양측부의 상기 실리콘 기판에 LDD 구조를 갖는 접합영역을 각각 형성하는 단계와, 상기 단계로부터 상기 제 2 감광막 및 산화막을 순차적으로 제거한 후 상기 제 1 트렌치 양측 가장자리부의 상기 LDD 영역상에 제 1 게이트 산화막을 형성하는 단계와, 상기 단계로부터 상기 제 1 게이트 산화막을 포함하는 전체 상부면에 제 2 게이트 산화막 및 폴리실리콘층을 순차적으로 형성하는 단계와, 상기 단계로부터 상기 접합영역의 상기 실리콘 기판이 노출되는 시점까지 상기 폴리실리콘층 및 제 2 게이트 산화막을 전면 식각하여 상기 제 1 트렌치 상부에 게이트 전극을 형성하는 단계로 이루어지는 것을 특징으로 하며, 본 발명에 따른 다른 반도체 소자의 트랜지스터 제조 방법은 실리콘 기판에 소정 깊이의 트렌치를 형성한 후 전체 상부면에 산화막 및 제 1 감광막을 순차적으로 형성하는 단계와, 상기 단계로부터 상기 트렌치내의 중앙부분을 제외한 나머지 부분의 상기 산화막이 노출되도록 상기 제 1 감광막을 패터닝한 후 저농도 불순물 이온을 주입하여 노출된 상기 산화막 하부의 상기 실리콘 기판에 LDD 영역을 형성하는 단계와, 상기 단계로부터 상기 제 1 감광막을 제거한 후 상기 산화막상에 제 2 감광막을 형성하고 상기 트렌치를 제외한 부분의 상기 산화막이 노출되도록 상기 제 2 감광막을 패터닝하는 단계와, 상기 단계로부터 고농도 불순물 이온을 주입하여 상기 트렌치 양측부의 상기 실리콘 기판에 LDD 구조를 갖는 접합영역을 각각 형성하는 단계와, 상기 단계로부터 상기 제 2 감광막 및 산화막을 순차적으로 제거한 후 상기 트렌치 일측 가장자리부의 상기 LDD 영역상에 제 1 게이트 산화막을 형성하는 단계와, 상기 단계로부터 상기 제 1 게이트 산화막을 포함하는 전체 상부면에 제 2 게이트 산화막을 형성한 후 상기 제 2 게이트 산화막상에 폴리실리콘층을 형성하는 단계와, 상기 단계로부터 상기 접합영역의 실리콘 기판이 노출되는 시점까지 상기 폴리실리콘층 및 제 2 게이트 산화막을 전면 식각하여 상기 트렌치 상부에 게이트 전극을 형성하는 단계로 이루어지는 것을 특징으로 한다.

도 1a 및 도 1b는 종래의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도.

도 2a 내지 도 2g는 본 발명의 제 1 실시예를 설명하기 위한 소자의 단면도.

도 3a 내지 도 3f는 본 발명의 제 2 실시예를 설명하기 위한 소자의 단면도.

도면의 주요부분에 대한 기호설명

1, 11 및 31: 실리콘 기판 2: 게이트 산화막

3, 21 및 39: 폴리실리콘층 4, 16 및 34: LDD 영역

5: 산화막 스페이서 6, 18 및 36: 접합영역

12: 제 1 트렌치 13: 제 2 트렌치

14 및 32: 산화막 15 및 33: 제 1 감광막

17 및 35: 제 2 감광막 19 및 37: 제 1 게이트 산화막

20 및 38: 제 2 게이트 산화막

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.

도 2a 내지 도 2g는 본 발명의 제 1 실시예를 설명하기 위한 소자의 단면도로서, 도 2a는 제 1 마스크(도시않됨)를 사용한 사진 및 식각 공정으로 실리콘 기판(11)에 소정 깊이의 제 1 트렌치(12)를 형성한 상태의 단면도이고, 도 2b는 제 2 마스크(도시않됨)를 사용한 사진 및 식각 공정으로 상기 제 1 트렌치(12)내의 상기 실리콘 기판(11)에 제 2 트렌치(13)를 형성한 상태의 단면도로서, 상기 제 1 트렌치(12)의 깊이(T1)는 1000 내지 1500 Å이 되도록 하며, 상기 제 2 트렌치(13)의 깊이(T2)는 100 내지 500 Å이 되도록 한다.

도 2c는 상기 제 1 및 제 2 트렌치(12 및 13)를 포함하는 전체 상부면에 산화막(14) 및 제 1 감광막(15)을 순차적으로 형성한 후 상기 제 2 마스크를 사용하여 상기 제 2 트렌치(13)를 제외한 부분의 상기 산화막(14)이 노출되도록 상기 제 1 감광막(15)을 패터닝하고 저농도 불순물 이온을 주입하여 노출된 상기 산화막(14) 하부의 상기 실리콘 기판(11)에 LDD 영역(16)을 형성한 상태의 단면도이다.

도 2d는 상기 제 1 감광막(15)을 제거한 후 상기 산화막(14)상에 제 2 감광막(17)을 형성하고 상기 제 1 마스크를 사용하여 상기 제 1 트렌치(12)를 제외한 부분의 상기 산화막(14)이 노출되도록 상기 제 2 감광막(17)을 패터닝한 다음 고농도 불순물 이온을 주입하여 상기 제 1 트렌치(12) 양측부의 상기 실리콘 기판(11)에 LDD 구조를 갖는 접합영역(18)을 각각 형성한 상태의 단면도이다.

도 2e는 상기 제 2 감광막(17) 및 산화막(14)을 순차적으로 제거한 후 상기 제 1 트렌치(12) 양측 가장자리부의 상기 LDD 영역(16)상에 제 1 게이트 산화막(19)을 형성하고 상기 제 1 게이트 산화막(19)을 포함하는 전체 상부면에 제 2 게이트 산화막(20)을 형성한 상태의 단면도이다.

도 2f는 상기 제 2 게이트 산화막(20)상에 폴리실리콘층(21)을 형성한 후 상기 접합영역(18)의 실리콘 기판(11)이 노출되는 시점까지 상기 폴리실리콘층(21) 및 제 2 게이트 산화막(20)을 전면 식각하여 상기 제 1 트렌치(12) 상부에 게이트 전극을 형성한 상태의 단면도로서, 상기와 같은 방법으로 0.5 μm의 임계치수를 갖는 게이트 전극을 형성할 수 있다. 또한 이때 상기 폴리실리콘층(21) 및 제 2 게이트 산화막(20)을 순차적으로 패터닝하여 도 2G에 도시된 바와 같이 게이트 전극을 형성할 수도 있다.

도 3a 내지 도 3f는 본 발명의 제 2 실시예를 설명하기 위한 소자의 단면도로서,도 3a는 실리콘 기판(31)에 소정 깊이의 트렌치(30)를 형성한 상태의 단면도이다.

도 3b는 전체 상부면에 산화막(32) 및 제 1 감광막(33)을 순차적으로 형성한 후 상기 트렌치(30)내의 중앙부분을 제외한 나머지 부분의 상기 산화막(32)이 노출되도록 상기 제 1 감광막(33)을 패터닝하고 저농도 불순물 이온을 주입하여 노출된 상기 산화막(32) 하부의 상기 실리콘 기판(31)에 LDD 영역(34)을 형성한 상태의 단면도이다.

도 3c는 상기 제 1 감광막(33)을 제거한 후 상기 산화막(32)상에 제 2 감광막(35)을 형성하고 상기 트렌치(30)를 제외한 부분의 상기 산화막(32)이 노출되도록 상기 제 2 감광막(35)을 패터닝한 다음 고농도 불순물 이온을 주입하여 상기 트렌치(30) 양측부의 상기 실리콘 기판(31)에 LDD 구조를 갖는 접합영역(36)을 각각 형성한 상태의 단면도이다.

도 3d는 상기 제 2 감광막(35) 및 산화막(32)을 순차적으로 제거한 후 상기 트렌치(30) 일측 가장자리부의 상기 LDD 영역(34)상에 제 1 게이트 산화막(37)을 형성하고 상기 제 1 게이트 산화막(37)을 포함하는 전체 상부면에 제 2 게이트 산화막(38)을 형성한 상태의 단면도이다.

도 3e는 상기 제 2 게이트 산화막(38)상에 폴리실리콘층(39)을 형성한 후 상기 접합영역(36)의 실리콘 기판(31)이 노출되는 시점까지 상기 폴리실리콘층(39) 및 제 2 게이트 산화막(38)을 전면 식각하여 상기 트렌치(30) 상부에 게이트 전극을 형성한 상태의 단면도로서, 상기와 같은 방법으로 0.5 μm의 임계치수를 갖는 게이트 전극을 형성할 수 있다. 또한 이때 상기 폴리실리콘층(39) 및 제 2 게이트 산화막(38)을 순차적으로 패터닝하여 도 3f에 도시된 바와 같이 게이트 전극을 형성할 수도 있다.

상술한 바와 같이 본 발명에 의하면 실리콘 기판에 이중 구조의 트렌치를 형성하고, 트렌치 양측부에 LDD 구조를 갖는 접합영역을 형성한다. 그러므로 첫째, 게이트 전극의 높이로 인한 단차의 증가를 방지할 수 있으며, 둘째, 하나의 마스크를 여러 공정에 공용으로 사용할 수 있도록하여 마스크의 정렬 오차로 인한 불량을 방지할 수 있다. 즉, 상기 제 1 마스크는 제 1 트렌치 형성 공정 및 제 2 감광막 패터닝 공정에 사용하며, 상기 제 2 마스크는 제 2 트렌치 형성 공정 및 제 1 감광막 패터닝 공정에 사용한다. 그리고 셋째, 하나의 접합영역(드레인)과 접하는 부분의 게이트 산화막의 두께를 다른 하나의 접합영역(소오스)와 접하는 부분의 게이트 산화막보다 두껍게 형성하여 GIDL 또는 핫 케리어 효과 등에 의한 전기적 특성 저하를 방지한다. 따라서 본 발명은 전기적 특성이 우수하며 채널 길이가 0.5 μm 이하인 MOS 트랜지스터를 제조할 수 있도록하므로써 소자의 고집적화에 기여할 수 있는 탁월한 효과가 있다.

Claims (2)

1. 반도체 소자의 트랜지스터 제조 방법에 있어서, 제 1 마스크를 사용한 사진 및 식각 공정으로 실리콘 기판에 소정 깊이의 제 1 트렌치를 형성하는 단계와, 상기 단계로부터 제 2 마스크를 사용한 사진 및 식각 공정으로 상기 제 1 트렌치내의 상기 실리콘 기판에 제 2 트렌치를 형성하는 단계와, 상기 단계로부터 상기 제 1 및 제 2 트렌치를 포함하는 전체 상부면에 산화막 및 제 1 감광막을 순차적으로 형성한 후 상기 제 2 마스크를 사용하여 상기 제 2 트렌치를 제외한 부분의 상기 산화막이 노출되도록 상기 제 1 감광막을 패터닝하는 단계와, 상기 단계로부터 저농도 불순물 이온을 주입하여 노출된 상기 산화막 하부의 상기 실리콘 기판에 LDD 영역을 형성한 후 상기 제 1 감광막을 제거하는 단계와, 상기 단계로부터 상기 산화막상에 제 2 감광막을 형성한 후 상기 제 1 마스크를 사용하여 상기 제 1 트렌치를 제외한 부분의 상기 산화막이 노출되도록 상기 제 2 감광막을 패터닝하는 단계와, 상기 단계로부터 고농도 불순물 이온을 주입하여 상기 제 1 트렌치 양측부의 상기 실리콘 기판에 LDD 구조를 갖는 접합영역을 각각 형성하는 단계와,

   상기 단계로부터 상기 제 2 감광막 및 산화막을 순차적으로 제거한 후 상기 제 1 트렌치 양측 가장자리부의 상기 LDD 영역상에 제 1 게이트 산화막을 형성하는 단계와, 상기 단계로부터 상기 제 1 게이트 산화막을 포함하는 전체 상부면에 제 2 게이트 산화막 및 폴리실리콘층을 순차적으로 형성하는 단계와, 상기 단계로부터 상기 접합영역의 상기 실리콘 기판이 노출되는 시점까지 상기 폴리실리콘층 및 제 2 게이트 산화막을 전면 식각하여 상기 제 1 트렌치 상부에 게이트 전극을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
2. 반도체 소자의 트랜지스터 제조 방법에 있어서, 실리콘 기판에 소정 깊이의 트렌치를 형성한 후 전체 상부면에 산화막 및 제 1 감광막을 순차적으로 형성하는 단계와, 상기 단계로부터 상기 트렌치내의 중앙부분을 제외한 나머지 부분의 상기 산화막이 노출되도록 상기 제 1 감광막을 패터닝한 후 저농도 불순물 이온을 주입하여 노출된 상기 산화막 하부의 상기 실리콘 기판에 LDD 영역을 형성하는 단계와, 상기 단계로부터 상기 제 1 감광막을 제거한 후 상기 산화막상에 제 2 감광막을 형성하고 상기 트렌치를 제외한 부분의 상기 산화막이 노출되도록 상기 제 2 감광막을 패터닝하는 단계와, 상기 단계로부터 고농도 불순물 이온을 주입하여 상기 트렌치 양측부의 상기 실리콘 기판에 LDD 구조를 갖는 접합영역을 각각 형성하는 단계와, 상기 단계로부터 상기 제 2 감광막 및 산화막을 순차적으로 제거한 후 상기 트렌치 일측 가장자리부의 상기 LDD 영역상에 제 1 게이트 산화막을 형성하는 단계와, 상기 단계로부터 상기 제 1 게이트 산화막을 포함하는 전체 상부면에 제 2 게이트 산화막을 형성한 후 상기 제 2 게이트 산화막상에 폴리실리콘층을 형성하는 단계와, 상기 단계로부터 상기 접합영역의 실리콘 기판이 노출되는 시점까지 상기 폴리실리콘층 및 제 2 게이트 산화막을 전면 식각하여 상기 트렌치 상부에 게이트 전극을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.