KR20090073487A - 모스 트랜지스터 및 그의 제조 방법 - Google Patents

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Abstract

모스 트랜지스터 및 그의 제조 방법을 제공한다. 이 방법은, 필드 영역과 활성 영역으로 정의되는 반도체 기판의 활성 영역 상에 게이트 패턴을 형성하는 단계 및 게이트 패턴을 사이에 두고 수평 방향으로 서로 인접한 실리사이드 블로킹막들을 수직 방향을 연장하여 서로 연결 형성하는 단계를 구비하는 것을 특징으로 한다. 그러므로, 피치(pitch) 크기가 줄어든 고전압 트랜지스터와 중전압 트랜지스터를 구현할 수 있어, 전체적인 칩 크기를 축소키는 등 트랜지스터의 특성을 향상시키는 데 기여할 수 있는 효과를 갖는다.
고전압 트랜지스터, 중전압 트랜지스터, 피치, 실리사이드 블로킹막(SAB)

Description

모스 트랜지스터 및 그의 제조 방법{MOS transistor and method for manufacturing the transistor}
본 발명은 반도체 소자에 관한 것으로서, 특히, 반도체 소자로 구현 가능한 드레인 확장형(DE:Drain Extended) 고전압(HV:High Voltage) 또는 중전압(MV:Middle Voltage)과 같은 모스(MOS:Metal-Oxide-Semiconductor) 트랜지스터 및 그 모스 트랜지스터의 제조 방법에 관한 것이다.
이하, 일반적인 DE-NMOS 트랜지스터들을 첨부된 도면들을 참조하여 다음과 같이 설명한다.
도 1a는 일반적인 DE-NMOS 트랜지스터의 평면도를 나타내고, 도 1b는 도 1a에 도시된 I-I'선을 절취한 단면도를 나타낸다.
도 1a 및 1b를 참조하면, 게이트(Gate)(16)로부터 N+ 접합(Junction)(16A 및 16B)을 확장(extention)하여 고전압(high voltage) 소자로 사용한다. 반도체 기판의 웰(10)에서, 소자 분리막(12A 및 12B)의 사이로 정의되는 활성 영역상에 형성되는 게이트(16)의 하부에는 게이트 절연막(14)이 형성되어 있으며, 게이트(16) 및 게이트 절연막(14)의 측부에는 스페이서(spacer)(20)가 형성되어 있다. 또한, N+ 접합(16A 및 16B)과 게이트(16)의 상부에는 실리사이드층(24)이 형성되고, 실리사이드층(24)에는 콘텍(26A 및 26B)이 형성되어 있다.
그러나, 이러한 구조의 트랜지스터의 경우, 드리프트 접합(Drift Junction)내의 N+ 접합(Junction)(18A 및 18B)이 게이트(16)로부터 이격(extention)됨에 따라 트랜지스터의 피치(pitch)가 커지는 문제점이 있다. 고전압 드리프트 접합 항복(또는, 파괴) 전압(Breakdown Voltage)을 확보하기 위해 게이트(16)로부터 N+ 접합(18A 및 18B)까지의 드리프트 영역(16A 및 16B)에 실리사이드 블로킹막(SAB:Silicide Blocking layer)(22A 및 22B)(SAB)을 형성시킨다. 이러한 SAB 패턴은 게이트 폴리(16)로부터 N+ 접합(18A 및 18B)까지의 거리를 일정 간격(dimension)(a1) 이상 확보하여야 패터닝이 가능하다. 드리프트 영역(16A 및 16B) 내의 SAB 패턴 폭 피치(a)가 임계 패턴 크기 (CD:Critical Dimension) 이하로 정의될 경우에는 노광 조건(photo margin) 부족으로 실제 레이 아웃(layout)과 동일한 패턴(pattern)을 확보하는데 어려움이 있다. 게다가, 최소 CD에 의한 사진 공정 또는 식각 공정 진행시 패턴 무너짐(collapsed pattern issue)이 발생할 가능성이 큰 문제점이 있다. 패터 무너짐이란, 작은 패턴 크기의 경우 하부 물질(sub material)과의 접촉면이 부족하거나 너무 작은 CD의 패턴 등으로 인하여 패턴이 무너지는 현상을 의미한다.
도 2는 일반적인 중전압(MV:Medium Voltage) 모스 트랜지스터의 평면도를 나타낸다. MV 트랜지스터는 고전압(HV)트랜지스터의 1/2 수준의 동작 전압(operation voltage)을 갖는다. 콘텍(46)과 게이트(44)간의 이격 거리가 작아 N+ 이온 주입을 활성 영역(42)에 자기 정렬(self align) 공정으로 진행하여 N+ 접합(48)을 형성한다. 자기 정렬 공정이란, 이전 HV 트랜지스터와 같이 게이트(16)에서 이격 거리를 부여하여 N+ 접합(18A 및 18B)을 형성하는 것이 아니라, 게이트(44)와 무관하게 트랜지스터의 활성 영역(42) 전체에 N+ 이온을 주입하는 것을 의미한다.
콘텍(46)이 형성될 활성 영역(42)의 실리사이드를 위하여는 콘텍(46)으로부터 게이트(44)에 도달하기 이전에 일정 간격을 확보해 주어야 하며, 또한 게이트 저항의 증가를 최소화시키기 위하여, 게이트(44)는 실리사이드 블로킹막이 일정 거리 이하로 오버랩되어야 한다. 자기 정렬 공정으로 형성되는 트랜지스터 구조에서는 패터닝 문제(patterning issue)에 의해 접합 영역(junction area)은 모두 실리사이드가 형성이 되며, 이에 따라 트랜지스터의 가장 중요한 특성 중 하나인 항복전압은 실리사이드막이 형성된 고농도 이온 주입된 영역의 고 전계(high electric field)로 인하여 고농도의 소스 및 드레인 접합간의 펀치 쓰루(punchthrough)가 취약해 질 수 있으므로, 이를 방지하기 위하여 게이트(44)의 CD 즉 'e'가 커질 수 밖에 없다. 이로 인해, 게이트(44)와 콘텍(46) 간의 폭이 좁으므로, 실리사이드 블로킹막을 콘텍(46)과 게이트(44) 사이에 형성할 수 없는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 트랜지스터의 형태에 무관하게 게이트 패턴과 콘텍 사이에 실리사이드의 형성을 차단하는 실리사이드 블로킹막을 그의 패턴의 크기를 최소화하면서 형성할 수 있는 모스 트랜지스터 및 그의 제조 방법을 제공하는 데 있다.
상기 과제를 이루기 위한 본 발명에 의한 모스 트랜지스터 제조 방법은, 필드 영역과 활성 영역으로 정의되는 반도체 기판의 상기 활성 영역 상에 게이트 패턴을 형성하는 단계 및 상기 게이트 패턴을 사이에 두고 수평 방향으로 서로 인접한 상기 실리사이드 블로킹막들을 수직 방향을 연장하여 서로 연결 형성하는 단계로 이루어지는 것이 바람직하다,.
또는, 상기 과제를 이루기 위한 본 발명에 의한 모스 트랜지스터는, 필드 영역과 활성 영역으로 정의되는 반도체 기판의 상기 활성 영역 상에 형성된 게이트 패턴 및 상기 게이트 패턴을 사이에 두고 수평 방향으로 인접하고 수직 방향으로 연장되어 서로 연결 형성된 실리사이드 블로킹막로 구성되는 것이 바람직하다.
본 발명에 의한 모스 트랜지스터 및 그의 제조 방법은 고전압 트랜지스터용 실리사이드 블로킹막을 독립된 막대(bar)형태로 게이트 패턴의 양측의 드리프트 영역 상부에 단독으로 형성하는 일반적인 방법과 달리, 상기 막대 형태를 서로 지탱 하듯이 필드 영역에서 연결하여 형성하므로 하부막(sub-material)과의 접촉면 부족과 높은 외형비(가로 크기에 대한 세로 크기의 비)로 인한 패턴 무너짐 현상을 방지할 수 있을 뿐만 아니라, 일반적인 경우보다 실리사이드 블로킹막의 최소 임계 치수(CD:Critical Dimension)을 더 효과적으로 줄일 수 있고, 실리사이드 블로킹막의 패턴을 최소화시켜 게이트 패턴과 실리사이드 블로킹막간의 오버랩을 최소화하여 게이트 패턴의 저항을 일반적인 경우보다 더 낮출 수 있을 뿐만 아니라 더 균일한 게이트 저항을 확보하도록 하고 즉, 매칭(matching) 특성인 저항의 산포도를 향상시킬 수 있고, 이로 인해, 고전압 트랜지스터의 드레인 및 소스간 항복(breakdown) 전압 증가 및 트랜지스터의 게이트 길이를 줄일 수 있으며,
실리사이드 블로킹막을 형성시킬 수 없는 구조를 갖는 일반적인 중전압 트랜지스터와 달리, 실리사이드 블로킹막을 게이트 패턴과 콘텍 사이의 영역 즉, 고농도의 소스 및 드레인 영역의 상부에 형성시킬 수 있고, 드레인 및 소스간 항복 전압 증가 및 트랜지스터의 게이트 길이를 줄일 수 있고, 노광 조건(photo define)을 정의하기 어려운 실리사이드 블로킹막의 패턴을 서로 지탱하듯이 연결시켜 패턴 무너짐 현상을 방지하고 포토 마진(photo margin)을 확보할 수 있으며,
결국, 피치(pitch) 크기가 줄어든 고전압 트랜지스터와 중전압 트랜지스터를 구현할 수 있어, 전체적인 칩 크기를 축소키는 등 트랜지스터의 특성을 향상시키는 데 기여할 수 있는 효과를 갖는다.
이하, 본 발명의 일 실시예에 의한 모스 트랜지스터를 첨부된 도 3을 참조하 여 다음과 같이 설명한다.
도 3은 본 발명의 일 실시예에 의한 모스 트랜지스터의 평면도를 나타낸다.
도 3을 참조하면, 반도체 기판은 필드 영역과 활성 영역(62)으로 정의되며, 웰(60)은 반도체 기판에 형성되어 있다. 게이트 패턴(67)은 웰(60)의 활성 영역(62) 상에 형성되며, 폴리 실리콘 게이트(미도시) 및 게이트 절연막(미도시)로 이루어질 수 있다. 도 3의 경우, 게이트 패턴(67)은 활성 영역(62)과 교차되는 형태로 배치 형성되어 있다.
드리프트 영역(64A 및 64B)은 게이트 패턴(67) 양측의 소스 및 드레인 영역을 감싸도록 형성되어 있다. 소스 및 드레인 영역은 게이트 패턴(67) 양측의 활성 영역(62)에서 소스와 드레인이 형성되는 영역을 의미한다.
고농도 이온 영역(66A 및 66B)은 드리프트 영역(64A 및 64B)에 게이트 패턴(67)으로부터 이격되어 형성되어 있다.
실리사이드 블로킹(silicide blocking)막(70)은 게이트 패턴(67)과 고농도 이온 영역(66A 및 66B)의 사이에서 드리프트 영역(64A 및 64B)의 상부에 형성되어 있다. 여기서, 게이트 패턴(67)을 사이에 두고 수평 방향으로 서로 인접한 실리사이드 블로킹막(72 및 74)은 수직 방향으로 연장되어 실리사이드 블로킹막(76 및 78)과 연결되도록 형성되어 있다. 특히, 실리사이드 블로킹막(72 및 74)과 실리사이드 블로킹막(76 및 78)은 필드 영역에서 서로 연결되어 형성될 수 있다.
실리사이드막은 도 3에 도시되지는 않았지만, 게이트 패턴(67)과 고농도 이온 영역(66A 및 66B)의 상부 영역 중에서, 실리사이드 블로킹막(70)에 의해 덮이지 않은 영역에 형성되어 있다.
도 3에 도시된 트랜지스터는 고전압(HV:High Voltage) 드레인 확장형(DE:Drain-Extended) NMOS 또는 PMOS 트랜지스터가 될 수 있다. 만일, 도 3에 도시된 트랜지스터가 DE-NMOS인 경우, 웰(60)은 P 도전형이고, 드리프트 영역(64A 및 64B) 및 고농도 이온 영역(66A 및 66B)은 N 도전형일 수 있다. 이와 반대로, 도 3에 도시된 트랜지스터가 DE-PMOS인 경우, 웰(60)은 N 도전형이고, 드리프트 영역(64A 및 64B) 및 고농도 이온 영역(66A 및 66B)은 P 도전형일 수 있다.
이하, 본 발명의 일 실시예에 의한 모스 트랜지스터의 제조 방법을 첨부된 도 4a 내지 도 4d를 참조하여 다음과 같이 설명한다.
도 4a 내지 도 4d는 본 발명의 일 실시예에 의한 모스 트랜지스터의 제조 방법에 따른 공정 단면도들이다. 도 4a 내지 도 4d는 도 3에 도시된 모스 트랜지스터의 제조 공정 단면도에 해당한다.
도 4a를 참조하면, 먼저 필드 영역과 활성 영역(62)으로 정의되는 반도체 기판(미도시)에 웰(60)이 형성된다. 여기서, 필드 영역에 소자 분리막(80A 및 80B)(STI:Shallow Trench Isolation)을 형성할 수 있다.
이후, 활성 영역(62) 상에 게이트 패턴(67 및 82)을 형성한다. 예를 들면, 산화막 같은 게이트 절연층과 폴리 실리콘을 활성 영역(62) 상에 순차적으로 적층하여 형성한 후, 이를 사진 및 식각 공정하여 게이트 절연막(82)과 게이트(67)가 적층된 게이트 패턴을 형성할 수 있다.
도 4b에 도시된 바와 같이, 게이트 패턴(67 및 82)을 이온 주입 마스크로 이 용하는 이온 주입 공정을 수행하여, 활성 영역(62)에 드리프트 영역(64A 및 64B)을 형성한다. 즉, 게이트 패턴(67)의 양측의 활성 영역(62)에는 후속공정에서 고농도의 소스 및 드레인 영역이 형성되며, 드리프트 영역(64A 및 64B)은 이 소스 및 드레인 영역을 감싸게 된다. 이후, 게이트 패턴(67 및 82)의 양측벽에 스페이서(spacer)(84)를 형성할 수 있다.
이후, 도 4b에 도시된 바와 같이, 드리프트 영역(64A 및 64B)에 게이트 패턴(67)으로부터 소정 거리 이격하여 고농도 이온 영역(66A 및 66B)을 형성한다, 예를 들어, 고농도 이온 영역(66A 및 66B)을 형성하기 위해서, 고농도 이온 영역(66A 및 66B)을 오픈시키는 이온 주입 마스크(미도시)를 게이트 패턴(67)을 포함하여 웰(60)의 상부에 형성하고, 이온 주입 마스크를 이용하여 고농도의 불순물 이온을 주입하여 고농도 이온 영역(66A 및 66B)을 형성할 수 있다. 고농도 이온 영역(66A 및 66B)을 형성한 후에 이온 주입 마스크를 제거한다.
도 4b에 도시된 바와 같이, 드리프트 영역(64A 및 64B)과 고농도 이온 영역(66A 및 66B)을 형성하여 고전압 트랜지스터의 접합(junction)을 형성한다.
도 4c에 도시된 바와 같이, 게이트 패턴(67)과 고농도 이온 영역(66A 및 66B)의 사이에서 드리프트 영역(64A 및 64B)의 상부에 실리사이드 블로킹막(70)을 형성한다. 실리사이드 블로킹막(70)의 부분들(72 및 74)은 게이트 패턴(67)과 고농도 이온 영역(66A 및 66B)의 사이에 실리사이드가 형성되는 것을 차단하는 역할을 한다. 이때, 게이트 패턴(67)을 사이에 두고 수평 방향으로 서로 인접한 실리사이드 블로킹막(70)의 부분들(72 및 74)은 도 3에 도시된 바와 같이 수직 방향을 연장 하여 실리사이드 블로킹막(70)의 다른 부분들(76 및 78)과 서로 연결되도록 형성한다. 예를 들어, 실리사이드 블로킹막(70)의 부분들(72 및 74)은 필드 영역에서 실리사이드 블로킹막(76 및 78)의 부분들과 서로 연결되어 형성될 수 있다. 이와 같이, 부분들(72 및 74)을 부분들(76 및 78)과 연결하는 이유는 부분들(72 및 74)의 폭(a2)이 좁은 경우에 발생 가능한 패턴(86)의 무너짐을 방지하기 위함이다. 따라서, 도 3에 도시된 실리사이드 블로킹막(70)의 폭(a2)은 도 1a에 도시된 실리사이드 블로킹막(22A 또는 22B)의 폭(a1)보다 적게 구현될 수 있다.
예를 들어, 실리사이드 블로킹막(70)을 형성하기 위해, 먼저 실리사이드 블로킹 물질층을 도 4b에 도시된 게이트 패턴(67), 드리프트 영역(64A 및 64B), 고농도 이온 영역(66A 및 66B)의 상부 전면에 형성하고, 게이트 패턴(67)과 고농도 이온 영역(66A 및 66B)의 사이의 공간(a2)을 노출시키고 부분들(76 및 78)이 형성될 영역을 덮는 감광막 패턴(86)을 사진 및 식각 공정에 의해 형성한다. 이후, 감광막 패턴(86)을 이용하여 실리사이드 블로킹 물질층을 식각하여 도 3 또는 도 4c에 도시된 바와 같이 실리사이드 블로킹막(70)을 형성한다. 이와 같이, 실리사이드 블로킹막(70)의 형성이 완료되면, 감광막 패턴(86)을 애싱(ashing)에 의해 제거한다.
이후, 도 4d에 도시된 바와 같이, 게이트 패턴(67)과 고농도 이온 영역(66A 및 66B)의 상부 영역 중에서, 실리사이드 블로킹막(70)에 의해 덮이지 않은 영역에 실리사이드막(88)을 형성한다.
이후, 도 4d에 도시된 바와 같이 실리사이드막(88)을 포함하는 반도체 기판의 상부 전면에 층간 절연막(미도시)을 적층하여 형성하고, 층간 절연막에 실리사 이드막(88)을 노출시키는 비아 홀을 형성한 후, 비아 홀에 텅스텐과 같은 금속을 매립하여 콘텍(68)을 형성한다.
이하, 본 발명의 다른 실시예에 의한 모스 트랜지스터를 첨부된 도 5를 참조하여 다음과 같이 설명한다.
도 5는 본 발명의 다른 실시예에 의한 모스 트랜지스터의 평면도를 나타낸다.
도 5를 참조하면, 필드 영역과 활성 영역(110)으로 정의되는 반도체 기판(미도시)에 웰(100)이 형성되어 있다. 게이트 패턴(140)이 활성 영역(110) 상에 형성되어 있다. 도 3에 도시된 게이트 패턴(67)과 마찬가지로 게이트 패턴(140)은 게이트 절연막(미도시)과 폴리 실리콘 게이트(미도시)로 구현될 수 있다.
고농도 이온 영역((120)은 도 3에 도시된 바와 달리, 활성 영역(110)의 전체에 형성되어 있다.
실리사이드 블로킹막(130)은 게이트 패턴(140)과 콘텍 영역(150) 사이에서 고농도 이온 주입 영역(120)의 상부에 형성되어 있다. 또한, 실리사이드 블로킹막(130)의 일부들(132 및 134)은 게이트 패턴(140)을 사이에 두고 수평 방향으로 서로 인접하면서 수직 방향으로 연장하여 실리사이드 블로킹막(130)의 다른 부분들(136 및 138)과 서로 연결 형성되어 있다. 본 발명에 의하면, 실리사이드 블로킹막(130)에서 부분들(132 및 134)은 웰(100)의 바깥쪽으로 연장되어 부분들(136 및 138)과 서로 연결 형성될 수 있다.
본 발명에 의하면, 실리사이드 블로킹막(130)의 수평 방향의 폭은 콘텍 영역 에 형성되는 콘텍(150)으로부터 게이트 패턴(140)의 가장자리까지의 거리(dcg)에 비례한다. 즉, 실리사이드 블로킹막(130)의 수평 방향의 폭(c)은 다음 수학식 1과 같이 결정된다.
Figure 112007095004807-PAT00001
여기서, b는 도 5에 도시된 바와 같이 콘텍(150)과 실리사이드 블로킹막(130)간의 거리에 해당하고, d는 실리사이드 블로킹막(130)과 게이트 패턴(140)의 중첩된 폭을 나타낸다.
중전압(MV) 트랜지스터의 콘텍(150)부터 게이트(140)까지의 거리(b+c)는 보통 0.3㎛ 이하이므로 (0.3-b)+d가 실제 최소의 실리사이드 블로킹막(130) 패턴의 수평 방향 폭의 임계치(CD)가 된다. 일반적으로, 거리(b)는 0.1㎛ 내지 0.2㎛ 수준이며, 폭(d)은 0.1㎛ 내지 0.3㎛ 수준이므로 실리사이드 블로킹막(130) 패턴의 CD는 대략적으로 콘텍(150)으로부터 게이트(140)까지의 거리에 의해 결정됨을 알 수 있다.
도 5에 도시되지는 않았지만, 실리사이드막이 게이트 패턴(140)과 콘텍 영역(150)의 상부 영역 중에서, 실리사이드 블로킹막(130)에 의해 덮이지 않은 영역에 형성될 수 있다.
도 5에 도시된 트랜지스터는 중전압(MV:Middle Voltage) 드레인 확장형(DE) NMOS 또는 PMOS 트랜지스터일 수 있다. 만일, 트랜지스터가 중전압 DE-NMOS 트랜지 스터인 경우 고농도 도핑 영역(120)은 N 도전형이고, 트랜지스터가 중전압 DE-PMOS 트랜지스터인 경우 고농도 도핑 영역(120)은 P 도전형이다.
이하, 도 5에 도시된 모스 트랜지스터를 제조하는 본 발명의 실시예에 의한방법을 다음과 같이 설명한다.
먼저, 필드 영역과 활성 영역(110)으로 정의되는 반도체 기판에 웰(100)이 형성된다. 이때, 활성 영역(110) 상에 게이트 패턴(140)을 형성한다. 예를 들어, 활성 영역(110)의 상부에 게이트 절연층과 폴리 실리콘층을 순차적으로 적층하여 형성하고, 사진 및 식각 공정에 의해 게이트 패턴(140)을 형성할 수 있다.
이후, 도 5에 도시된 바와 같이, 활성 영역(110)의 전체에 고농도 이온 영역(120)을 형성한다. 도 3에 도시된 트랜지스터의 경우 드리프트 영역(64A 및 64B)에서 게이트 패턴(67)과 이격되어 고농도 이온 영역(66A 및 66B)을 형성하였다. 그러나, 도 5에 도시된 트랜지스터의 경우, 활성 영역(110)의 전체에 걸쳐서 고농도 불순물 이온을 주입하여 고농도 이온 영역(120)을 형성한다.
이후, 게이트 패턴(140)과 콘텍(150) 사이에서 고농도 이온 주입 영역(120)의 상부에 실리사이드 블로킹막(130)을 형성한다. 이때, 게이트 패턴(140)을 사이에 두고 수평 방향으로 서로 인접한 실리사이드 블로킹막(130)의 부분들(132 및 134)을 수직 방향으로 연장하여 다른 부분들(136 및 138)과 서로 연결되도록 형성한다. 이때, 실리사이드 블로킹막(132 및 134)을 웰(100)의 바깥쪽으로 연장시켜, 실리사이드 블로킹막(136 및 138)과 웰(100)의 바깥쪽에서 서로 연결시켜 형성할 수 있다. 실리사이드 블로킹막(130)을 형성하기 위한 구체적인 공정은 도 3에 도시 된 실리사이드 블로킹막(70)의 형성 공정과 동일하므로 이에 대한 상세한 설명은 생략한다.
이후, 게이트 패턴(140)과 콘텍 영역의 상부 영역 중에서, 실리사이드 블로킹막(130)에 의해 덮이지 않은 영역에 실리사이드막(미도시)을 형성한다.
그 밖에, 콘텍 및 소스 및 드레인 영역의 형성 등은 도 3에 도시된 트랜지스터의 제조 방법과 동일하므로 이에 대한 상세한 설명은 생략한다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.
도 1a는 일반적인 고전압 모스 트랜지스터의 평면도를 나타내고, 도 1b는 도 1a에 도시된 I-I'선을 절취한 단면도를 나타낸다.
도 2는 일반적인 중전압 모스 트랜지스터의 평면도를 나타낸다.
도 3은 본 발명의 일 실시예에 의한 모스 트랜지스터의 평면도를 나타낸다.
도 4a 내지 도 4d는 본 발명의 일 실시예에 의한 모스 트랜지스터의 제조 방법에 따른 공정 단면도들이다.
도 5는 본 발명의 다른 실시예에 의한 모스 트랜지스터의 평면도를 나타낸다.
* 도면의 주요 부분에 대한 부호의 설명*
60, 100 : 웰 62, 110 : 활성 영역
64A, 64B : 드리프트 영역 66A, 66B, 120 : 고농도 주입 영역
67, 140 : 게이트 패턴 70, 130 : 실리사이드 블로킹막
68, 150 : 콘텍

Claims (14)

  1. 필드 영역과 활성 영역으로 정의되는 반도체 기판의 상기 활성 영역 상에 게이트 패턴을 형성하는 단계; 및
    상기 게이트 패턴을 사이에 두고 수평 방향으로 서로 인접한 상기 실리사이드 블로킹막들을 수직 방향을 연장하여 서로 연결 형성하는 단계를 구비하는 것을 특징으로 하는 모스 트랜지스터 제조 방법.
  2. 제1 항에 있어서, 상기 모스 트랜지스터 제조 방법은
    상기 게이트 패턴을 이온 주입 마스크로 이용하여 상기 활성 영역에 드리프트 영역을 형성하는 단계;
    상기 드리프트 영역에 상기 게이트 패턴으로부터 이격되어 고농도 이온 영역을 형성하는 단계; 및
    상기 게이트 패턴과 상기 고농도 이온 영역의 상부 영역 중에서, 상기 실리사이드 블로킹막에 의해 덮이지 않은 영역에 실리사이드막을 형성하는 단계를 더 구비하고,
    상기 실리사이드 블로킹막은 상기 게이트 패턴과 상기 고농도 이온 영역의 사이에서 상기 드리프트 영역의 상부에 형성되는 것을 특징으로 하는 모스 트랜지스터 제조 방법.
  3. 제2 항에 있어서, 상기 실리사이드 블로킹막은 상기 필드 영역에서 서로 연결되어 형성되는 것을 특징으로 하는 모스 트랜지스터 제조 방법.
  4. 제1 항에 있어서, 상기 모스 트랜지스터 제조 방법은
    상기 활성 영역의 전체에 고농도 이온 영역을 형성하는 단계; 및
    상기 게이트 패턴과 상기 콘텍 영역의 상부 영역 중에서, 상기 실리사이드 블로킹막에 의해 덮이지 않은 영역에 실리사이드막을 형성하는 단계를 더 구비하고,
    상기 실리사이드 블로킹막은 상기 게이트 패턴과 콘텍 영역 사이에서 상기 고농도 이온 주입 영역의 상부에 형성되는 것을 특징으로 하는 모스 트랜지스터 제조 방법.
  5. 제4 항에 있어서, 상기 실리사이드 블로킹막의 폭은 상기 콘텍 영역에 형성되는 콘텍으로부터 상기 게이트 패턴까지의 거리에 따라 결정되는 것을 특징으로 하는 모스 트랜지스터 제조 방법.
  6. 제4 항에 있어서, 상기 모스 트랜지스터 제조 방법은
    상기 반도체 기판에 웰을 형성하는 단계를 더 구비하고,
    상기 실리사이드 블로킹막은 상기 웰의 바깥쪽으로 연장되어 서로 연결 형성되는 것을 특징으로 하는 모스 트랜지스터 제조 방법.
  7. 필드 영역과 활성 영역으로 정의되는 반도체 기판의 상기 활성 영역 상에 형성된 게이트 패턴; 및
    상기 게이트 패턴을 사이에 두고 수평 방향으로 인접하고 수직 방향으로 연장되어 서로 연결 형성된 실리사이드 블로킹막을 구비하는 것을 특징으로 하는 모스 트랜지스터.
  8. 제7 항에 있어서, 상기 모스 트랜지스터는
    상기 게이트 패턴 양측의 소스 및 드레인 영역을 감싸도록 형성된 드리프트 영역;
    상기 드리프트 영역에 상기 게이트 패턴으로부터 이격되어 형성된 고농도 이온 영역; 및
    상기 게이트 패턴과 상기 고농도 이온 영역의 상부 영역 중에서, 상기 실리사이드 블로킹막에 의해 덮이지 않은 영역에 형성된 실리사이드막을 더 구비하고,
    상기 실리사이드 블로킹막은 상기 게이트 패턴과 상기 고농도 이온 영역의 사이에서 상기 드리프트 영역의 상부에 형성되는 것을 특징으로 하는 모스 트랜지스터.
  9. 제8 항에 있어서, 상기 실리사이드 블로킹막은 상기 필드 영역에서 서로 연결되어 형성되는 것을 특징으로 하는 모스 트랜지스터.
  10. 제8 항에 있어서, 상기 모스 트랜지스터는 고전압 드레인 확장형인 것을 특징으로 하는 모스 트랜지스터.
  11. 제7 항에 있어서, 상기 모스 트랜지스터는
    상기 활성 영역의 전체에 형성된 고농도 이온 영역; 및
    상기 게이트 패턴과 상기 콘텍 영역의 상부 영역 중에서, 상기 실리사이드 블로킹막에 의해 덮이지 않은 영역에 형성된 실리사이드막을 더 구비하고,
    상기 실리사이드 블로킹막은 상기 게이트 패턴과 콘텍 영역 사이에서 상기 고농도 이온 주입 영역의 상부에 형성되는 것을 특징으로 하는 모스 트랜지스터.
  12. 제11 항에 있어서, 상기 실리사이드 블로킹막의 상기 수평 방향의 폭은 상기 콘텍 영역에 형성되는 콘텍으로부터 상기 게이트 패턴까지의 거리에 비례하는 것을 특징으로 하는 모스 트랜지스터.
  13. 제11 항에 있어서, 상기 모스 트랜지스터는
    상기 반도체 기판에 형성된 웰을 더 구비하고,
    상기 실리사이드 블로킹막은 상기 웰의 바깥쪽으로 연장되어 서로 연결 형성되어 있는 것을 특징으로 하는 모스 트랜지스터.
  14. 제11 항에 있어서, 상기 모스 트랜지스터는 중전압 드레인 확장형인 것을 특징으로 하는 모스 트랜지스터.
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