JP2005109389A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】シリサイド構造を有する中耐圧ＭＯＳトランジスタのジャンクションリークを防止する。
【解決手段】図３（ａ）に示すように、全面にチタン（Ｔｉ）をスパッタすることによりチタン層８を形成する。これにより、ゲート電極３は開口部７ａを介してチタン層８と接触し、Ｐ＋型拡散層６ａ，６ｂはそれぞれ開口部７ｂ，７ｃを介してチタン層８と接触する。その後、図３（ｂ）に示すように熱処理を行うことにより、ゲート電極８及びＰ＋型拡散層６ａ，６ｂと接触したチタン層８が部分的にシリサイド化され、ゲート電極３上の表面にチタンシリサイド層９ａ、Ｐ＋型拡散層６ａ，６ｂの表面にそれぞれチタンシリサイド層９ｂ，９ｃが形成される。そして、図３（ｃ）に示すように、シリサイド化されていないシリサイドブロック層７上のチタン層８をウエットエッチングして除去する。
【選択図】 図３

Description

本発明は、半導体装置及びその製造方法に関し、特に、サリサイド構造を有するＭＯＳトランジスタの構造及びその製造方法に関する。
従来より、ＭＯＳトランジスタのゲート抵抗及びソース・ドレイン抵抗を低減し、その高速化を図るために、シリサイド構造やサリサイド構造が用いられている。図６はそのようなＭＯＳトランジスタの断面構造を示す図である。
Ｎ型シリコン基板５０上に、ゲート絶縁膜５１を介してゲート電極５２が形成されている。ゲート電極５２の側壁にはサイドウオールスペーサ絶縁膜５３が形成されている。また、Ｐ−型拡散層５４ａ及びＰ＋型拡散層５４ｂから成るソース層５４、Ｐ−型拡散層５５ａ及びＰ＋型拡散層５５ｂから成るドレイン層５５が形成されている。
そして、ゲート電極５２上、Ｐ＋型拡散層５４ｂ，５５ｂ上に、それぞれチタンシリサイド層（ＴｉＳｉｘ層）５６ａ，５６ｂ，５６ｃが形成されている。
図７は、シリサイド構造を有する他のＭＯＳトランジスタの断面構造を示す図である。このＭＯＳトランジスタは、中耐圧ＭＯＳトランジスタと呼ばれる、１０Ｖ程度の高いソース耐圧・ドレイン耐圧を有するＭＯＳトランジスタである。この中耐圧ＭＯＳトランジスタは、図６のＭＯＳトランジスタと同一シリコン基板上に集積化される。
図７に示すように、Ｎ型シリコン基板５０上に、ゲート絶縁膜６１を介してゲート電極６２が形成されている。ゲート電極６２の側壁にはサイドウオールスペーサ絶縁膜６３が形成されている。また、Ｐ−型拡散層６４ａ及びＰ＋型拡散層６４ｂから成るソース層６４、Ｐ−型拡散層６５ａ及びＰ＋型拡散層６５ｂから成るドレイン層６５が形成されている。
ここで、Ｐ−型拡散層６４ａ，６５ａはゲート電極６２に隣接して形成されているが、Ｐ＋型拡散層６４ｂ，６５ｂはゲート電極６２及びサイドウオールスペーサ絶縁膜６３から離れた位置に形成されている。この構造により、ソース層又はドレイン層における電界集中が緩和され、図６のトランジスタ構造に比して高い耐圧を実現することができる。
そして、ゲート電極６２上にチタンシリサイド層６６ａが形成され、Ｐ−型拡散層６４ａ及びＰ＋型拡散層６４ｂ上にチタンシリサイド層６６ｂが形成され、Ｐ−型拡散層６５ａ及びＰ＋型拡散層６５ｂ上にチタンシリサイド層６６ｃが形成されている。
なお、シリサイド構造を有するＭＯＳトランジスタについては例えば以下の特許文献１に記載されている。
特開２００２−３５３３３０号公報
図７のＭＯＳトランジスタの構造では、Ｐ＋型拡散層６４ｂ，６５ｂをゲート電極６２からオフセットさせているために、Ｐ−型拡散層６４ａ，６５ａがＮ型シリコン基板５０の表面に露出される。この状態でチタンシリサイド形成を行うと、Ｐ−型拡散層６４ａ，６５ａ上にもそれぞれチタンシリサイド層６６ｂ，６６ｃが形成されることになる。すると、シリサイド反応時にチタンがＰ−型拡散層６４ａ，６５ａのＰ型不純物（例えば、ボロン）を吸収してしまうため、拡散層のジャンクションが浅くなり、ジャンクションリークが発生するという問題があった。
そこで、本発明は、シリサイド構造を有した中耐圧ＭＯＳトランジスタのジャンクションリークを防止することを目的とする。
本発明は、ＭＯＳトランジスタのゲート電極及び高濃度拡散層上にのみ、金属シリサイド層を形成し、低濃度拡散層上に金属シリサイド層を形成しないようにしたものである。
本発明によれば、シリサイド構造を有する中耐圧ＭＯＳトランジスタのジャンクションリークを防止することができる。これにより、中耐圧ＭＯＳトランジスタと、サリサイド構造を有する微細ＭＯＳトランジスタとを同一のチップ上に集積化することが可能になる。
次に、本発明の実施例に係る半導体装置及びその製造方法ついて図面を参照しながら説明する。
第１の実施例について図１乃至図４を参照しながら説明する。図１乃至図３はこの半導体装置の製造方法を示す断面図、図４はこの半導体装置の平面図である。図１（ａ）に示すように、Ｎ型シリコン基板１上に例えばシリコン酸化膜から成るゲート絶縁膜２を形成し、このゲート絶縁膜２上に、例えばポリシリコンなら成るゲート電極３を形成する。
次に、図１（ｂ）に示すように、ゲート電極３に隣接したＮ型シリコン基板１の表面に、Ｐ−型拡散層４ａ，４ｂを形成する。具体的には、ゲート電極３をマスクとしてボロンのようなＰ型不純物をＮ型シリコン基板１の表面に低濃度にイオン注入し、その後熱拡散を行う。Ｐ−型拡散層４ａ，４ｂの不純物濃度は例えば１×１０１７／ｃｍ３程度であるが、これには限定されない。
次に、図１（ｃ）に示すように、ゲート電極３の側面にサイドウオールスペーサ絶縁膜５を形成する。この工程は、まず全面にＣＶＤ法によりシリコン酸化膜を堆積し、その後このシリコン酸化膜を異方性エッチングすることにより行う。このエッチング工程で、Ｐ−型拡散層４ａ，４ｂの表面のゲート絶縁膜２を除去する。
次に、図２（ａ）に示すように、ボロンのようなＰ型不純物をＮ型シリコン基板１の表面に高濃度にイオン注入し、Ｐ＋型拡散層６ａ，６ｂを形成する。Ｐ＋型拡散層６ａ，６ｂは、ゲート電極３から所定距離だけ離れて形成される。これにより、サイドウオールスペーサ絶縁膜５とＰ＋型拡散層６ａ，６ｂの間には、Ｐ−型拡散層４ａ，４ｂがＮ型シリコン基板１の表面に露出する。なお、Ｐ−型拡散層４ａとＰ＋型拡散層６ａとでソース層が構成され、Ｐ−型拡散層４ｂとＰ＋型拡散層６ｂとでドレイン層が構成される。
これに続いて、図２（ｂ）に示すように、例えばシリコン酸化膜から成るシリサイドブロック層７を全面に堆積し、図２（ｃ）に示すように、シリサイドブロック層７を選択的にエッチングすることにより、ゲート電極３上のシリサイドブロック層７に開口部７ａを設け、Ｐ＋型拡散層６ａ，６ｂ上のシリサイドブロック層７にそれぞれ開口部７ｂ，７ｃを設ける。
次に、図３（ａ）に示すように、全面にチタン（Ｔｉ）をスパッタすることによりチタン層８を形成する。これにより、ゲート電極３は開口部７ａを介してチタン層８と接触し、Ｐ＋型拡散層６ａ，６ｂはそれぞれ開口部７ｂ，７ｃを介してチタン層８と接触する。
その後、図３（ｂ）に示すように熱処理を行うことにより、ゲート電極８及びＰ＋型拡散層６ａ，６ｂと接触したチタン層８が部分的にシリサイド化され、ゲート電極３上の表面にチタンシリサイド層９ａ、Ｐ＋型拡散層６ａ，６ｂの表面にそれぞれチタンシリサイド層９ｂ，９ｃが形成される。
そして、図３（ｃ）に示すように、シリサイド化されていないシリサイドブロック層７上のチタン層８をウエットエッチングして除去する。なお、図３（ｃ）は、図４の平面図のＸ−Ｘ線に沿った断面に対応している。
次に、本発明の第２の実施例について図５を参照しながら説明する。図１乃至図４と同一の構成部分については同一符号を付し、説明を省略する。図１の（ａ）、（ｂ）、（ｃ）、図２（ａ）の工程を経て、Ｐ＋型核酸層６ａ，６ｂが形成されたＮ型シリコン基板１の全面に、チタンをスパッタすることによりチタン層１０を形成する。
次に、図５（ｂ）に示すように、チタン層１０を選択的にエッチングすることにより、ゲート電極３の表面にチタン層１０ａを残し、Ｐ＋型拡散層６ａ，６ｂの表面にそれぞれチタン層１０ａ，１０ｂを残し、それ以外の領域上のチタン層１０を除去する。その後、図５（ｃ）に示すように、熱処理を行うことにより、チタン層１０ａ，１０ｂ，１０ｃをシリサイド化し、チタンシリサイド層１１ａ，１１ｂ，１１ｃを形成する。
なお、第１の実施例において、シリサイドブロック層７としては、シリコン酸化膜以外の材料、例えばシリコン窒化膜を用いてもよい。また、第１及び第２の実施例において、チタンの代わりに他の高融点金属を用いてもよい。さらに、第１及び第２の実施例では、Ｐチャネル型ＭＯＳトランジスタを例として説明したが、本発明はＮチャネル型ＭＯＳトランジスタにも同様に適用できる。また、第１及び第２の実施例において、ソース層及びドレイン層ともＰ−型拡散層４ａ，４ｂを有しているが、ソース層とドレイン層のいずれか一方のみがＰ−型拡散層を有する構造であってもよい。
本発明の第１の実施例による半導体装置の製造方法を説明する断面図である。 本発明の第１の実施例による半導体装置の製造方法を説明する断面図である。 本発明の第１の実施例による半導体装置の製造方法を説明する断面図である。 本発明の第１の実施例による半導体装置の平面図である。 本発明の第２の実施例による半導体装置の製造方法を説明する断面図である。 従来例の半導体装置の断面図である。 従来例の他の半導体装置の断面図である。

Claims (8)

  1. 半導体基板と、
    前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
    前記ゲート電極に隣接して前記半導体基板の表面に形成された低濃度拡散層と、
    前記ゲート電極から離れて前記半導体基板の表面に形成された高濃度拡散層と、
    前記低濃度拡散層上に形成され、金属シリサイドの形成を阻止する金属シリサイドブロック層と、
    前記低濃度拡散層上を除き、前記ゲート電極上及び前記高濃度拡散層上に形成された金属シリサイド層と、を有することを特徴とする半導体装置。
  2. 半導体基板と、
    前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
    前記ゲート電極の側壁に形成されたサイドウオールスペーサ絶縁膜と、
    前記ゲート電極に隣接して前記半導体基板の表面に形成された低濃度拡散層と、
    前記サイドウオールスペーサ絶縁膜から離れて前記半導体基板の表面に形成された高濃度拡散層と、
    前記低濃度拡散層上を除き、前記ゲート電極上及び前記高濃度拡散層上に形成された金属シリサイド層と、を有することを特徴とする半導体装置。
  3. 前記低濃度拡散層上に金属シリサイドの形成を阻止する金属シリサイドブロック層を設けたことを特徴とする請求項１に記載の半導体装置。
  4. 前記金属シリサイド層は、チタンシリサイド層であることを特徴とする請求項２又は請求項３に記載の半導体装置。
  5. 半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
    前記ゲート電極に隣接して前記半導体基板の表面に低濃度拡散層を形成する工程と、
    前記ゲート電極から前記低濃度拡散層より離れて前記半導体基板の表面に高濃度拡散層を形成する工程と、
    全面にシリサイドブロック層を形成する工程と、
    前記ゲート電極及び前記高濃度拡散層上の前記シリサイドブロック層を選択的に除去して、前記ゲート電極及び前記高濃度拡散層の少なくとも一部を露出させる工程と、
    全面に金属層を被着する工程と、
    熱処理により前記ゲート電極及び前記高濃度拡散層と接触した前記金属層を反応させてシリサイド化し、前記ゲート電極上及び前記高濃度拡散層上に金属シリサイド層を形成する工程と、
    前記シリサイドブロック層上のシリサイド化していない前記金属層を選択的に除去する工程と、を有することを特徴とする半導体装置の製造方法。
  6. 前記シリサイドブロック層は、シリコン酸化膜から成ること特徴とする請求項５に記載の半導体装置の製造方法。
  7. 半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
    前記ゲート電極に隣接して前記半導体基板の表面に低濃度拡散層を形成する工程と、
    前記ゲート電極から前記低濃度拡散層より離れて前記半導体基板の表面に高濃度拡散層を形成する工程と、
    前記ゲート電極上及び前記高濃度拡散層上に選択的に金属層を形成する工程と、
    熱処理により前記ゲート電極及び前記高濃度拡散層と接触した前記金属層を反応させてシリサイド化し、前記ゲート電極上及び前記高濃度拡散層上に金属シリサイド層を形成する工程と、を有することを特徴とする半導体装置の製造方法。
  8. 前記金属シリサイド層は、チタンシリサイド層であることを特徴とする請求項５、６、７のいずれかに記載の半導体装置の製造方法。
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