JP4850470B2 - 半導体装置の製造方法 - Google Patents

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Description

この発明は、シリサイドプロセス前にイオン注入を行う半導体装置の製造方法に関する。
半導体基板上に形成されるＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のゲート、ソース、ドレインの各電極や、その他の配線のコンタクト領域等には、抵抗低減のためにシリサイド化処理が一般的に行われる。シリサイド化に用いられる金属としては、ＣｏやＮｉ等が採用される。
例えば下記非特許文献１においては、シリサイド化しようとする領域に予めフッ素をイオン注入すれば、リーク電流を抑制可能なことが報告されている。
M.Tsuchiaki et al.,「Suppression of Thermally Induced Leakage of NiSi-Silicided Shallow Junctions by Pre-Silicide Fluorine Implantation」Japanese Journal of Applied Physics Vol.44,No.4A,2005,pp.1673-1681
上記非特許文献１においては、シリサイド化しようとする領域へのフッ素注入は、ＣＭＯＳ（Complementary MOS）構造を形成する場合にも有効であり、リーク電流を抑制可能と報告されている。しかしながら、本願発明者らが実験を行ったところ、Ｎチャネル型ＭＩＳＦＥＴにおいてはリーク電流抑制の効果が見られたものの、Ｐチャネル型ＭＩＳＦＥＴにおいては、リーク電流が却って上昇することが確認された。
この発明は上記の事情に鑑みてなされたもので、シリサイドプロセス前にイオン注入を行う半導体装置の製造方法であって、より確実にＭＩＳＦＥＴにおけるリーク電流の抑制が図れるものを実現する。
請求項１に記載の発明は、（ａ）半導体基板上に、第１ゲート絶縁膜、第１ゲート電極、Ｎ型ソース領域、Ｎ型ドレイン領域、前記第１ゲート電極の側壁上および前記半導体基板上に形成された第１サイドウォール、および、前記第１サイドウォールを介して前記第１ゲート電極の側面上および前記半導体基板上に形成された第２サイドウォールを含むＮチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）と、第２ゲート絶縁膜、第２ゲート電極、Ｐ型ソース領域、Ｐ型ドレイン領域、前記第２ゲート電極の側面上および前記半導体基板上に形成された前記第１サイドウォール、および、前記第１サイドウォールを介して前記第２ゲート電極の側面上および前記半導体基板上に形成された前記第２サイドウォールを含むＰチャネル型ＭＩＳＦＥＴとを形成する工程と、（ｂ）前記（ａ）工程後に、前記Ｐチャネル型ＭＩＳＦＥＴ、前記Ｎチャネル型ＭＩＳＦＥＴおよび前記半導体基板の表面を覆うように、絶縁膜を形成する工程と、（ｃ）前記（ｂ）工程後に、前記絶縁膜に対して選択的に異方性エッチングを行って、前記Ｐチャネル型ＭＩＳＦＥＴの前記第１及び第２サイドウォールの側方、および、前記Ｎチャネル型ＭＩＳＦＥＴの前記第１及び第２サイドウォールの側方に、第３サイドウォールを形成する工程と、（ｄ）前記（ｃ）工程後に、前記Ｎチャネル型ＭＩＳＦＥＴは覆わずに、前記Ｐチャネル型ＭＩＳＦＥＴを選択的に覆うマスク層を形成する工程と、（ｅ）前記（ｄ）工程後に、前記マスク層により前記Ｐチャネル型ＭＩＳＦＥＴを覆いつつ、前記Ｎチャネル型ＭＩＳＦＥＴの少なくとも前記Ｎ型ソース領域および前記Ｎ型ドレイン領域に、フッ素、シリコン、炭素、ゲルマニウム、ネオン、アルゴン及びクリプトンのうち少なくとも一種類のイオンを注入する工程と、（ｆ）前記（ｅ）工程後に、前記第３サイドウォールを除去する工程と、（ｇ）前記（ｆ）工程後に、前記第１ゲート電極、前記Ｎ型ソース領域、前記Ｎ型ドレイン領域、前記第２ゲート電極、前記Ｐ型ソース領域および前記Ｐ型ドレイン領域に、シリサイド化を行う工程とを備える。
請求項１に記載の発明によれば、Ｐチャネル型ＭＩＳＦＥＴにおいてドレイン−ボディ間オフリーク電流を劣化させること無く、Ｎチャネル型ＭＩＳＦＥＴにおいてドレイン−ボディ間オフリーク電流（基板リーク電流）の抑制が図れる。よって、より確実にＭＩＳＦＥＴにおけるリーク電流の抑制が図れる半導体装置の製造方法が実現できる。
図１５は、フッ素注入を予め行った上でソース領域およびドレイン領域をＮｉシリサイド化した多数のＰチャネル型ＭＩＳＦＥＴにつき、ドレイン−ボディ間オフリーク電流（基板リーク電流）Ｉoffbの計測を行った結果を示すグラフである。
図１５において、縦軸は、全Ｐチャネル型ＭＩＳＦＥＴの正規分布計測結果における分位点（値“０”が最頻値）を示し、横軸は基板リーク電流値（任意単位）を示している。また、グラフ中の三本の計測結果のうち真中のものは５［ｋｅＶ］および１×１０15［ｃｍ-2］の条件下でフッ素注入を行った上でソース領域およびドレイン領域をＮｉシリサイド化した結果を、グラフ中の最右側のものは５［ｋｅＶ］および６×１０14［ｃｍ-2］の条件下でフッ素注入を行った上でソース領域およびドレイン領域をＮｉシリサイド化した結果を、グラフ中の最左側のものはフッ素注入を行わずにソース領域およびドレイン領域をＮｉシリサイド化した場合の参照値を、それぞれ示している。
図１５から分かるように、ドレイン−ボディ間オフリーク電流（基板リーク電流）Ｉoffbの値は、フッ素注入を行わずにソース領域およびドレイン領域をＮｉシリサイド化した場合（グラフ中の最左側の計測結果）の方が低い。すなわち、Ｐチャネル型ＭＩＳＦＥＴの場合は、シリサイド化しようとする領域への予めのフッ素注入は、リーク電流抑制には逆効果であると言える。
また、Ｎチャネル型ＭＩＳＦＥＴにおいて、シリサイド化しようとする領域への予めのフッ素注入を行う場合であっても、ＭＩＳＦＥＴの構造によっては、ドレイン−ボディ間オフリーク電流Ｉoffbが上昇してしまう場合がある。図１６〜図１８は、ドレイン−ボディ間オフリーク電流（基板リーク電流）Ｉoffbが劣化する場合のＭＩＳＦＥＴ製造工程を示す図である。
図１６に示すように、半導体基板ＳＢ上に形成されたサイドウォール絶縁膜ＳＷ１，ＳＷ２のうち、第１サイドウォール絶縁膜ＳＷ１はＴＥＯＳ（テトラエトキシシラン）酸化膜で、サイドウォール絶縁膜ＳＷ２はシリコン窒化膜で、それぞれ形成されることが多い。この構造の場合、シリサイド化直前に、シリサイド化領域表面付近をフッ酸等で洗浄（軽いウェットエッチング）すると、第１サイドウォール絶縁膜ＳＷ１がエッチングされてしまい、第１サイドウォール絶縁膜ＳＷ１の露出部ＡＲ１，ＡＲ２に後退が見られやすい。
この後、図１７に示すように、全面にＮｉ等の金属膜ＭＴを形成し、シリサイド化を行って、第１アニール処理、未反応部分の金属膜ＭＴの除去、および、第２アニール処理を行えば、図１８に示すようにシリサイド化領域ＳＣｓ，ＳＣｄが形成される。このとき、図１７に示すように、後退した露出部ＡＲ２に金属膜ＭＴが回り込んで形成されるため、シリサイド領域ＳＣｓ，ＳＣｄはよりチャネルの近くにまで形成されることとなる。
これにより、ドレイン−ボディ間オフリーク電流Ｉoffbは、露出部ＡＲ２の後退量が増えるほど大きな値になってしまう。よって、図１８のような構造であれば、Ｎチャネル型ＭＩＳＦＥＴにおいて、シリサイド化しようとする領域へ予めフッ素注入を行ったとしても、リーク電流抑制の効果が薄れてしまうこととなる。
本発明に係る実施の形態は、マスク層によりＰチャネル型ＭＩＳＦＥＴを覆いつつ、Ｎチャネル型ＭＩＳＦＥＴのＮ型ソース領域およびＮ型ドレイン領域にイオンを注入し、その後、Ｎチャネル型ＭＩＳＦＥＴおよびＰチャネル型ＭＩＳＦＥＴの各ゲート電極、ソース領域およびドレイン領域にシリサイド化を行う、半導体装置およびその製造方法である。
図１および図２は、本発明を適用可能な半導体装置の断面図および上面図である。なお図１は、図２中の切断線I−Iにおける断面図である。図２では、ゲート電極ＧＥ、ソース領域ＳＥおよびドレイン領域ＤＥを有する各ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が、シリコン酸化膜等の素子分離膜ＩＳにより分離された半導体装置が示されている。
図１に示されているように、この半導体装置は、シリコン基板等の半導体基板ＳＢと、ゲート絶縁膜（例えばシリコン酸化膜）ＧＩおよびゲート電極（例えばポリシリコン膜）ＧＥの積層構造、ソース領域ＳＥ、ドレイン領域ＤＥを含む、半導体基板ＳＢ上に形成されたＭＩＳＦＥＴとを備える。なお、ソース領域ＳＥおよびドレイン領域ＤＥの外側には素子分離膜ＩＳが形成されている。
ゲート電極ＧＥ、ソース領域ＳＥおよびドレイン領域ＤＥの各表面には、Ｎｉ（ニッケル）やＣｏ（コバルト）等を含むシリサイド化領域ＳＣｇ，ＳＣｓ，ＳＣｄが、それぞれ形成されている。なお、ゲート絶縁膜ＧＩおよびゲート電極ＧＥの積層構造の側面、並びに、ソース領域ＳＥおよびドレイン領域ＤＥの表面の一部に面して、それぞれＴＥＯＳ酸化膜等の第１サイドウォール絶縁膜ＳＷ１が形成されている。また、第１サイドウォール絶縁膜ＳＷ１を介しつつ、ゲート絶縁膜ＧＩおよびゲート電極ＧＥの積層構造の側面、並びに、ソース領域ＳＥおよびドレイン領域ＤＥの表面の一部に対向して、それぞれシリコン窒化膜等の第２サイドウォール絶縁膜ＳＷ２が形成されている。
なお、図２に示した半導体装置はＣＭＯＳ構造を有しており、Ｎチャネル型ＭＩＳＦＥＴおよびＰチャネル型ＭＩＳＦＥＴの両者を備える。そして、図１に示すＭＩＳＦＥＴの構造は、Ｎチャネル型ＭＩＳＦＥＴおよびＰチャネル型ＭＩＳＦＥＴに共通しており、両チャネル型ＭＩＳＦＥＴは、半導体基板ＳＢに形成されたウェル（図示せず）、ソース領域ＳＥ、ドレイン領域ＤＥの各領域における導電型が異なる以外は、同一構造を有する。また、図１においては、ドレイン−ボディ間オフリーク電流（基板リーク電流）を符号Ｉoffbとして示している。
図３〜図９は、本発明の実施の形態に係る半導体装置の製造方法の各工程を示す図である。以下、各図を用いて本発明の実施の形態に係る半導体装置の製造方法を説明する。
まず、図３に示すように、半導体基板ＳＢ上に、ゲート絶縁膜ＧＩおよびゲート電極ＧＥの積層構造、第１サイドウォール絶縁膜ＳＷ１、第２サイドウォール絶縁膜ＳＷ２、ソース領域のＬＤＤ（Lightly Doped Drain）領域ＳＥ１、並びに、ドレイン領域のＬＤＤ領域ＤＥ１を含むＭＩＳＦＥＴを、Ｐチャネル型およびＮチャネル型のそれぞれにつき、フォトリソグラフィ技術およびエッチング技術、イオン注入技術等を用いて形成する。
次に、図４に示すように、イオン注入ＩＰ１を行って、ソース領域ＳＥ２およびドレイン領域ＤＥ２の形成を行う。なお、Ｎ型ソース領域およびＮ型ドレイン領域の形成に当たっては、例えばＡｓ（砒素）イオンを５〜５０［ｋｅＶ］および１×１０15〜１×１０16［ｃｍ-2］の条件下で半導体基板ＳＢに注入することにより形成すればよい。また、Ｐ型ソース領域およびＰ型ドレイン領域の形成に当たっては、例えばＢ（ボロン）イオンを１〜５［ｋｅＶ］および１×１０15〜１×１０16［ｃｍ-2］の条件下で半導体基板ＳＢに注入することにより形成すればよい。もちろん、本発明に係る半導体装置はＣＭＯＳ構造を有するので、フォトレジストをマスクとして用いることにより、Ｎチャネル型ＭＩＳＦＥＴのソース・ドレイン形成用のイオン注入と、Ｐチャネル型のソース・ドレイン形成用のイオン注入とを、選択的に打ち分ければよい。
次に、図５に示すように、半導体基板ＳＢのうちシリサイド化を防止すべき部分を覆うためのシリサイド化防止膜ＢＬを、Ｐチャネル型ＭＩＳＦＥＴ、Ｎチャネル型ＭＩＳＦＥＴおよび半導体基板ＳＢの表面を覆うように形成する。このシリサイド化防止膜ＢＬとしては、ＣＶＤ（Chemical Vapor Deposition）法により成膜温度４００度で形成したＵＳＧ（Undoped Silicate Glass）膜を採用すればよい。
そして、フォトリソグラフィ技術およびエッチング技術を用いて、シリサイド化防止膜ＢＬに対して選択的に異方性エッチング（ドライエッチング）を行い、シリサイド化を防止すべき部分（例えば配線のコンタクト領域等のうちシリサイド化したくない部分（図示せず）など）、および、Ｐチャネル型ＭＩＳＦＥＴのゲート絶縁膜ＧＩおよびゲート電極ＧＥの積層構造の側方、および、Ｎチャネル型ＭＩＳＦＥＴのゲート絶縁膜ＧＩおよびゲート電極ＧＥの積層構造の側方に、シリサイド化防止膜ＢＬ１を残置する（図６）。
次に、図７に示すように、Ｎチャネル型ＭＩＳＦＥＴは覆わずに、Ｐチャネル型ＭＩＳＦＥＴを選択的に覆うマスク層ＲＭを形成する。マスク層ＲＭにはフォトレジストを採用し、このフォトレジストをパターニングすればよい。そして、マスク層ＲＭによりＰチャネル型ＭＩＳＦＥＴを覆いつつ、Ｎチャネル型ＭＩＳＦＥＴの少なくともＮ型ソース領域およびＮ型ドレイン領域に、フッ素イオン（“Ｆ+”と表示）および／またはシリコンイオン（“Ｓｉ+”と表示）の注入ＩＰ２を行う。なお、このイオン注入ＩＰ２は、フッ素イオン及びシリコンイオンいずれの場合も、５［ｋｅＶ］および６×１０14〜１×１０15［ｃｍ-2］程度の条件下で行えばよい。
また、このイオン注入ＩＰ２は、フッ素イオン及びシリコンイオンに限らず、フッ素、シリコン、Ｃ（炭素）、Ｇｅ（ゲルマニウム）、Ｎｅ（ネオン）、Ａｒ（アルゴン）、Ｋｒ（クリプトン）のうち少なくとも一種類を含むイオンを注入することにより行なってもよい。
次に、半導体基板ＳＢ表面やゲート電極ＧＥ表面に生じたシリコン酸化膜を除去するための、シリサイド化を行う部分の洗浄を行う。この洗浄工程においては、ＲＣＡ洗浄に加えてフッ酸を用いた洗浄を行えばよい。また、その他にも、前洗浄（ケミカルドライクリーニング）装置とスパッタ装置とが一体化された装置での前洗浄であってもよい。
なおこのとき、残置したシリサイド化防止膜ＢＬ１とシリサイド化を行う部分とに対して、洗浄を行う。この洗浄により、Ｐチャネル型ＭＩＳＦＥＴのゲート絶縁膜ＧＩおよびゲート電極ＧＥの積層構造の側方、および、Ｎチャネル型ＭＩＳＦＥＴのゲート絶縁膜ＧＩおよびゲート電極ＧＥの積層構造の側方に残置したシリサイド化防止膜ＢＬ１は除去される。一方、それ以外の部分のシリサイド化防止膜ＢＬ１（図示せず）は、この洗浄では完全には除去されず、残置したままとなる。
次に、Ｎチャネル型ＭＩＳＦＥＴ、Ｐチャネル型ＭＩＳＦＥＴ、半導体基板ＳＢの表面、および、残置したシリサイド化防止膜ＢＬ１上に、Ｎｉ等の金属膜ＭＴをスパッタ法等により図８に示すように形成する。そして、一回目のＲＴＡ（Rapid Thermal Annealing）を行い、その後、未反応の金属膜ＭＴを除去して、二回目のＲＴＡを行う。これにより、Ｎチャネル型ＭＩＳＦＥＴのゲート電極、イオン注入されたＮ型ソース領域およびＮ型ドレイン領域、並びに、Ｐチャネル型ＭＩＳＦＥＴのゲート電極、Ｐ型ソース領域およびＰ型ドレイン領域に、それぞれシリサイド化が行われ、図９に示すように、ゲート電極ＧＥ、ソース領域ＳＥおよびドレイン領域ＤＥの各表面に、シリサイド化領域ＳＣｇ，ＳＣｓ，ＳＣｄが、それぞれ形成される。
なお、金属膜ＭＴにはＮｉ以外にも、Ｎｉ、Ｔｉ（チタン）、Ｃｏ（コバルト）、Ｐｄ（パラジウム）、Ｐｔ（白金）、Ｅｒ（エルビウム）のうち少なくとも一種類を含む金属膜を採用してもよい。
上記非特許文献１においては、シリサイド化しようとする領域に予めフッ素をイオン注入すればリーク電流を抑制可能と報告されていたが、本願発明者らは、フッ素イオンだけではなく、フッ素、シリコン、炭素、ゲルマニウム、ネオン、アルゴン、クリプトンのうち少なくとも一種類を含むイオンをＮチャネル型ＭＩＳＦＥＴのＮ型ソース領域およびＮ型ドレイン領域に注入する場合であっても、同様にリーク電流を抑制可能なことを発見した。
図１０は、フッ素注入またはシリコン注入を予め行った上でＮ型ソース領域およびＮ型ドレイン領域をＮｉシリサイド化した多数のＮチャネル型ＭＩＳＦＥＴにつき、ドレイン−ボディ間オフリーク電流（基板リーク電流）Ｉoffbの計測を行った結果の例を示すグラフである。
図１０において、縦軸は、全Ｎチャネル型ＭＩＳＦＥＴの正規分布計測結果における分位点（値“０”が最頻値）を示し、横軸は基板リーク電流値（任意単位）を示している。また、“Ｆ，Ｓｉ注入”と示した計測結果は、５［ｋｅＶ］および１×１０15［ｃｍ-2］の条件下でフッ素注入を行った上でＮ型ソース領域およびＮ型ドレイン領域をＮｉシリサイド化した結果、５［ｋｅＶ］および６×１０14［ｃｍ-2］の条件下でフッ素注入を行った上でＮ型ソース領域およびＮ型ドレイン領域をＮｉシリサイド化した結果、５［ｋｅＶ］および１×１０15［ｃｍ-2］の条件下でシリコン注入を行った上でＮ型ソース領域およびＮ型ドレイン領域をＮｉシリサイド化した結果、および、５［ｋｅＶ］および６×１０14［ｃｍ-2］の条件下でシリコン注入を行った上でＮ型ソース領域およびＮ型ドレイン領域をＮｉシリサイド化した結果をそれぞれ示し、“Reference”と示した計測結果はフッ素注入を行わずにＮ型ソース領域およびＮ型ドレイン領域をＮｉシリサイド化した場合の参照値を示している。
図１０から分かるように、ドレイン−ボディ間オフリーク電流（基板リーク電流）Ｉoffbの値は、フッ素注入を行わずにソース領域およびドレイン領域をＮｉシリサイド化した場合（“Reference”）よりも、フッ素またはシリコンの注入を行った上でＮ型ソース領域およびＮ型ドレイン領域をＮｉシリサイド化した場合の方が低い。
一方、本願では、シリサイド化しようとする領域への予めのフッ素注入がリーク電流抑制に逆効果となるＰチャネル型ＭＩＳＦＥＴには、マスクＲＭを形成する。これにより、シリサイド化しようとする領域への予めのフッ素やシリコン等のイオン注入は行わない。
すなわち、本発明によれば、マスク層ＲＭによりＰチャネル型ＭＩＳＦＥＴを覆いつつ、Ｎチャネル型ＭＩＳＦＥＴのＮ型ソース領域およびＮ型ドレイン領域にイオンを注入する。その後、Ｎチャネル型ＭＩＳＦＥＴおよびＰチャネル型ＭＩＳＦＥＴの各ゲート電極、ソース領域およびドレイン領域にシリサイド化を行う。言い換えれば、本願ではＰチャネル型ＭＩＳＦＥＴのＰ型ソース領域およびＰ型ドレイン領域にはイオンを注入することなく、かつ、Ｎチャネル型ＭＩＳＦＥＴのＮ型ソース領域およびＮ型ドレイン領域にはイオンを注入した後に、シリサイド化を行うことができる。これにより、Ｐチャネル型ＭＩＳＦＥＴにおいてドレイン−ボディ間オフリーク電流Ｉoffbを劣化させること無く、Ｎチャネル型ＭＩＳＦＥＴにおいてドレイン−ボディ間オフリーク電流（基板リーク電流）Ｉoffbの抑制が図れる。よって、より確実にＭＩＳＦＥＴにおけるリーク電流の抑制が図れる半導体装置の製造方法が実現できる。
また、本発明によれば、Ｐチャネル型ＭＩＳＦＥＴのゲート絶縁膜ＧＩおよびゲート電極ＧＥの積層構造の側方、および、Ｎチャネル型ＭＩＳＦＥＴのゲート絶縁膜ＧＩおよびゲート電極ＧＥの積層構造の側方にシリサイド化防止膜ＢＬ１を残置し、残置したシリサイド化防止膜ＢＬ１とシリサイド化を行う部分とに対して、洗浄を行う。シリサイド化防止膜ＢＬ１がゲート絶縁膜ＧＩおよびゲート電極ＧＥの積層構造の側方に残置しているので、シリサイド化を行う部分の洗浄時に、Ｎチャネル型ＭＩＳＦＥＴのゲート絶縁膜ＧＩおよびゲート電極ＧＥの積層構造およびＰチャネル型ＭＩＳＦＥＴのゲート絶縁膜ＧＩおよびゲート電極ＧＥの積層構造に付随するサイドウォール絶縁膜ＳＷ１，ＳＷ２部分のエッチングがされにくい。よって、Ｎチャネル型ＭＩＳＦＥＴおよびＰチャネル型ＭＩＳＦＥＴの各ソース領域および各ドレイン領域におけるシリサイド化領域が、チャネル近くにまで入り込みにくく、より確実にＭＩＳＦＥＴにおけるリーク電流の抑制が図れる半導体装置の製造方法が実現できる。
図１１は、洗浄後の本発明に係る半導体装置の構造を示す断面図である。図１１においては、右側にＮチャネル型ＭＩＳＦＥＴが、左側にＰチャネル型ＭＩＳＦＥＴが、それぞれ示されている。図１１の構造のうちＮチャネル型ＭＩＳＦＥＴにおいては、半導体基板ＳＢの表面からの第１サイドウォール絶縁膜ＳＷ１の高さは、半導体基板ＳＢの表面からの第２サイドウォール絶縁膜ＳＷ２の高さよりも小さい。また、Ｎチャネル型ＭＩＳＦＥＴにおいては、ゲート絶縁膜ＧＩおよびゲート電極ＧＥの積層構造の側面からの第１サイドウォール絶縁膜ＳＷ１の最大距離は、ゲート絶縁膜ＧＩおよびゲート電極ＧＥの積層構造の側面からの第２サイドウォール絶縁膜ＳＷ２の最大距離よりも小さい。そして、第２サイドウォール絶縁膜ＳＷ２のゲート側面からの最大距離と第１サイドウォール絶縁膜ＳＷ１のゲート側面からの最大距離との差Ｂｎは、第１サイドウォール絶縁膜ＳＷ１の高さと第２サイドウォール絶縁膜ＳＷ２の高さとの差Ａｎよりも小さい。
なお、図１２は、イオン注入がない場合の、洗浄後のＮチャネル型ＭＩＳＦＥＴの構造を示す断面図である。図１２においては、第２サイドウォール絶縁膜ＳＷ２のゲート側面からの最大距離と第１サイドウォール絶縁膜ＳＷ１のゲート側面からの最大距離との差Ｂｎ１は、第１サイドウォール絶縁膜ＳＷ１の高さと第２サイドウォール絶縁膜ＳＷ２の高さとの差Ａｎ１と同程度である。
本願発明者らは、図１１のＢｎと図１２のＢｎ１との大きさの違いについて下記のように考える。
すなわち、フッ素やシリコン等のイオン注入が行われる図１１の場合、第１サイドウォール絶縁膜ＳＷ１のゲート電極ＧＥの側面に接触する部分の頂部には、イオンが比較的多く注入される。一方、第１サイドウォール絶縁膜ＳＷ１のソース領域ＳＥおよびドレイン領域ＤＥに接触する部分の端部上には、第２サイドウォール絶縁膜ＳＷ２が存在し、さらに、その側方にはシリサイド化防止膜ＢＬ１が残置する。
このため、本発明においては、第１サイドウォール絶縁膜ＳＷ１のソース領域ＳＥおよびドレイン領域ＤＥに接触する部分の端部付近よりも、ゲート電極ＧＥの側面に接触する部分の頂部付近に、より多くのイオンが注入されることとなる。
図１３のグラフに示すように、第１サイドウォール絶縁膜ＳＷ１を構成するＴＥＯＳ酸化膜も、第２サイドウォール絶縁膜ＳＷ２を構成するシリコン窒化膜も、イオンが注入されると、そのドーズ量が多くなるにつれてシリサイド化工程直前の洗浄時にエッチングされる量が多くなることが分かっている。
よって、本発明に係る半導体装置の製造方法を用いて、Ｎチャネル型ＭＩＳＦＥＴにイオン注入の工程を行い、洗浄工程、シリサイド化工程を行うと、シリサイド化工程直前の洗浄時に、第１サイドウォール絶縁膜ＳＷ１のゲート電極ＧＥの側面に接触する部分の頂部付近が比較的多くエッチングされ、一方、第１サイドウォール絶縁膜ＳＷ１のソース領域ＳＥおよびドレイン領域ＤＥに接触する部分の端部付近は比較的少なくエッチングされるのである。これが、第２サイドウォール絶縁膜ＳＷ２のゲート側面からの最大距離と第１サイドウォール絶縁膜ＳＷ１のゲート側面からの最大距離との差Ｂｎは、第１サイドウォール絶縁膜ＳＷ１の高さと第２サイドウォール絶縁膜ＳＷ２の高さとの差Ａｎよりも小さい理由と考えられる。
一方、イオン注入工程を行わない場合には、シリサイド化工程直前の洗浄時の、第１サイドウォール絶縁膜ＳＷ１のゲート電極ＧＥの側面に接触する部分の頂部付近のエッチング量と、第１サイドウォール絶縁膜ＳＷ１のソース領域ＳＥおよびドレイン領域ＤＥに接触する部分の端部付近のエッチング量との間に差は生じない。これが、第２サイドウォール絶縁膜ＳＷ２のゲート側面からの最大距離と第１サイドウォール絶縁膜ＳＷ１のゲート側面からの最大距離との差Ｂｎ１は、第１サイドウォール絶縁膜ＳＷ１の高さと第２サイドウォール絶縁膜ＳＷ２の高さとの差Ａｎ１と同程度である理由と考えられる。
図１４は、フッ素注入を予め行った上でゲート電極ＧＥのシリサイド化を行った多数のＮチャネル型ＭＩＳＦＥＴにつき、ゲート電極ＧＥのシート抵抗の計測を行った結果を示すグラフである。図１４において、縦軸は、全Ｎチャネル型ＭＩＳＦＥＴの正規分布計測結果における分位点（値“０”が最頻値）を示し、横軸はシート抵抗値（任意単位）を示している。また、“Ｆ注入”と示したグラフは５［ｋｅＶ］および１×１０15［ｃｍ-2］の条件下でフッ素注入を行った上でゲート電極ＧＥをＮｉシリサイド化した結果、および、５［ｋｅＶ］および６×１０14［ｃｍ-2］の条件下でフッ素注入を行った上でゲート電極ＧＥをＮｉシリサイド化した結果を示し、“Reference”と示したグラフはフッ素注入を行わずにゲート電極ＧＥをＮｉシリサイド化した場合の参照値を示している。フッ素注入を予め行った上でゲート電極ＧＥのシリサイド化を行ったＮチャネル型ＭＩＳＦＥＴの方が、シート抵抗値が低くなっていることが分かる。
なお、Ｐチャネル型ＭＩＳＦＥＴにおいてはイオン注入が行われないことから、シリサイド化工程直前の洗浄時には、Ｐチャネル型ＭＩＳＦＥＴの第１サイドウォール絶縁膜ＳＷ１の頂部付近のエッチング量は、Ｎチャネル型ＭＩＳＦＥＴの第１サイドウォール絶縁膜ＳＷ１の頂部付近のエッチング量よりも大幅に少なくなる。図１１の左側においては、Ｐチャネル型ＭＩＳＦＥＴの第１サイドウォール絶縁膜ＳＷ１の高さの方が、第２サイドウォール絶縁膜ＳＷ２の高さよりも大きく、その差をＡｐとして示している。
そして、Ｐチャネル型ＭＩＳＦＥＴにおいてもＮチャネル型ＭＩＳＦＥＴの場合と同様、ゲート絶縁膜ＧＩおよびゲート電極ＧＥの積層構造の側面からの第１サイドウォール絶縁膜ＳＷ１の最大距離は、ゲート絶縁膜ＧＩおよびゲート電極ＧＥの積層構造の側面からの第２サイドウォール絶縁膜ＳＷ２の最大距離よりも小さいが、Ｐチャネル型ＭＩＳＦＥＴにおける第２サイドウォール絶縁膜ＳＷ２のゲート側面からの最大距離と第１サイドウォール絶縁膜ＳＷ１のゲート側面からの最大距離との差Ｂｐは、Ｎチャネル型ＭＩＳＦＥＴの第２サイドウォール絶縁膜ＳＷ２のゲート側面からの最大距離と第１サイドウォール絶縁膜ＳＷ１のゲート側面からの最大距離との差Ｂｎに、略等しい。
このように、本発明の半導体装置の構造によれば、Ｎチャネル型ＭＩＳＦＥＴにおいて、第２サイドウォール絶縁膜ＳＷ２のゲート側面からの最大距離と第１サイドウォール絶縁膜ＳＷ１のゲート側面からの最大距離との差Ｂｎは、第１サイドウォール絶縁膜ＳＷ１の高さと第２サイドウォール絶縁膜ＳＷ２の高さとの差Ａｎよりも小さい。よって、シリサイド化を行う際に、Ｎ型ソース領域およびＮ型ドレイン領域におけるシリサイド化領域が、チャネル近くにまで入り込みにくく、より確実にＭＩＳＦＥＴにおけるリーク電流の抑制が図れる半導体装置が実現できる。また、第１サイドウォール絶縁膜ＳＷ１の高さは、第２サイドウォール絶縁膜ＳＷ２の高さよりも小さい。よって、ゲート電極ＧＥにシリサイド化を行うと、第２サイドウォール絶縁膜ＳＷ２の高さよりも低い部分にまで入り込んでゲート電極ＧＥがシリサイド化され、ゲート電極ＧＥの抵抗値をより低減できる。
また、本発明によれば、Ｐチャネル型ＭＩＳＦＥＴにおける第２サイドウォール絶縁膜ＳＷ２のゲート側面からの最大距離と第１サイドウォール絶縁膜ＳＷ１のゲート側面からの最大距離との差Ｂｐは、Ｎチャネル型ＭＩＳＦＥＴの第２サイドウォール絶縁膜ＳＷ２のゲート側面からの最大距離と第１サイドウォール絶縁膜ＳＷ１のゲート側面からの最大距離との差Ｂｎに、略等しい。よって、シリサイド化を行う際に、Ｐ型ソース領域およびＰ型ドレイン領域におけるシリサイド化領域も、チャネル近くにまで入り込みにくく、より確実にＭＩＳＦＥＴにおけるリーク電流の抑制が図れる半導体装置が実現できる。
本発明を適用可能な半導体装置の断面図である。 本発明を適用可能な半導体装置の上面図である。 本発明の実施の形態に係る半導体装置の製造方法の各工程を示す図である。 本発明の実施の形態に係る半導体装置の製造方法の各工程を示す図である。 本発明の実施の形態に係る半導体装置の製造方法の各工程を示す図である。 本発明の実施の形態に係る半導体装置の製造方法の各工程を示す図である。 本発明の実施の形態に係る半導体装置の製造方法の各工程を示す図である。 本発明の実施の形態に係る半導体装置の製造方法の各工程を示す図である。 本発明の実施の形態に係る半導体装置の製造方法の各工程を示す図である。 フッ素注入またはシリコン注入を予め行った上でソース領域およびドレイン領域をＮｉシリサイド化した多数のＮチャネル型ＭＩＳＦＥＴにつき、基板リーク電流の計測を行った結果を示すグラフである。 洗浄後の本発明に係る半導体装置の構造を示す断面図である。 イオン注入がない場合の洗浄後の半導体装置の構造を示す断面図である。 フッ素イオンまたはシリコンイオンの注入量と、洗浄時のＴＥＯＳ酸化膜およびシリコン窒化膜のエッチング量との関係を示すグラフである。 フッ素注入を予め行った上でシリサイド化した多数のＮチャネル型ＭＩＳＦＥＴにつき、ゲート電極のシート抵抗の計測を行った結果を示すグラフである。 フッ素注入を予め行った上でソース領域およびドレイン領域をＮｉシリサイド化した多数のＰチャネル型ＭＩＳＦＥＴにつき、基板リーク電流の計測を行った結果を示すグラフである。 ドレイン−ボディ間オフリーク電流Ｉoffbが劣化する場合のＭＩＳＦＥＴ製造工程を示す図である。 ドレイン−ボディ間オフリーク電流Ｉoffbが劣化する場合のＭＩＳＦＥＴ製造工程を示す図である。 ドレイン−ボディ間オフリーク電流Ｉoffbが劣化する場合のＭＩＳＦＥＴ製造工程を示す図である。
符号の説明
ＳＢ 半導体基板、ＳＥ ソース領域、ＤＥ ドレイン領域、ＧＥ ゲート電極、ＧＩ ゲート絶縁膜、ＳＷ１ 第１サイドウォール絶縁膜、ＳＷ２ 第２サイドウォール絶縁膜、ＢＬ１ シリサイド化防止膜、ＳＣｓ，ＳＣｄ，ＳＣｇ シリサイド化領域。

Claims (18)

  1. （ａ）半導体基板上に、第１ゲート絶縁膜、第１ゲート電極、Ｎ型ソース領域、Ｎ型ドレイン領域、前記第１ゲート電極の側壁上および前記半導体基板上に形成された第１サイドウォール、および、前記第１サイドウォールを介して前記第１ゲート電極の側面上および前記半導体基板上に形成された第２サイドウォールを含むＮチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）と、第２ゲート絶縁膜、第２ゲート電極、Ｐ型ソース領域、Ｐ型ドレイン領域、前記第２ゲート電極の側面上および前記半導体基板上に形成された前記第１サイドウォール、および、前記第１サイドウォールを介して前記第２ゲート電極の側面上および前記半導体基板上に形成された前記第２サイドウォールを含むＰチャネル型ＭＩＳＦＥＴとを形成する工程と、
    （ｂ）前記（ａ）工程後に、前記Ｐチャネル型ＭＩＳＦＥＴ、前記Ｎチャネル型ＭＩＳＦＥＴおよび前記半導体基板の表面を覆うように、絶縁膜を形成する工程と、
    （ｃ）前記（ｂ）工程後に、前記絶縁膜に対して選択的に異方性エッチングを行って、前記Ｐチャネル型ＭＩＳＦＥＴの前記第１及び第２サイドウォールの側方、および、前記Ｎチャネル型ＭＩＳＦＥＴの前記第１及び第２サイドウォールの側方に、第３サイドウォールを形成する工程と、
    （ｄ）前記（ｃ）工程後に、前記Ｎチャネル型ＭＩＳＦＥＴは覆わずに、前記Ｐチャネル型ＭＩＳＦＥＴを選択的に覆うマスク層を形成する工程と、
    （ｅ）前記（ｄ）工程後に、前記マスク層により前記Ｐチャネル型ＭＩＳＦＥＴを覆いつつ、前記Ｎチャネル型ＭＩＳＦＥＴの少なくとも前記Ｎ型ソース領域および前記Ｎ型ドレイン領域に、フッ素、シリコン、炭素、ゲルマニウム、ネオン、アルゴン及びクリプトンのうち少なくとも一種類のイオンを注入する工程と、
    （ｆ）前記（ｅ）工程後に、前記第３サイドウォールを除去する工程と、
    （ｇ）前記（ｆ）工程後に、前記第１ゲート電極、前記Ｎ型ソース領域、前記Ｎ型ドレイン領域、前記第２ゲート電極、前記Ｐ型ソース領域および前記Ｐ型ドレイン領域に、シリサイド化を行う工程とを備えることを特徴とする半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法であって、
    前記シリサイド化は、ニッケル、チタン、コバルト、パラジウム、白金、エルビウムのうち少なくとも一種類を含む金属膜を用いて行われることを特徴とする半導体装置の製造方法。
  3. 請求項１または請求項２に記載の半導体装置の製造方法であって、
    前記（ｆ）工程後に、前記Ｎチャネル型ＭＩＳＦＥＴにおいては、前記第２ゲート電極の側面からの前記第２サイドウォールの最大距離と、前記第２ゲート電極の側面からの前記第１サイドウォールの最大距離との差Ｂｎは、前記半導体基板からの前記第１サイドウォールの高さと、前記半導体基板からの前記第２サイドウォールの高さとの差Ａｎよりも小さいことを特徴とする半導体装置の製造方法。
  4. 請求項３に記載の半導体装置の製造方法であって、
    前記（ｆ）工程後に、前記Ｎチャネル型ＭＩＳＦＥＴにおいては、前記半導体基板からの前記第１サイドウォールの高さは、前記半導体基板からの前記第２サイドウォールの高さよりも小さいことを特徴とする半導体装置の製造方法。
  5. 請求項３または請求項４に記載の半導体装置の製造方法であって、
    前記（ｆ）工程後に、前記Ｐチャネル型ＭＩＳＦＥＴにおいては、前記第１ゲート電極の側面からの前記第２サイドウォールの最大距離と、前記第１ゲート電極の側面からの前記第１サイドウォールの最大距離との差Ｂｐは、前記半導体基板からの前記第１サイドウォールの高さと、前記半導体基板からの前記第２サイドウォールの高さとの差Ａｐよりも小さいことを特徴とする半導体装置の製造方法。
  6. 請求項５に記載の半導体装置の製造方法であって、
    前記（ｆ）工程後に、前記Ｐチャネル型ＭＩＳＦＥＴにおいては、前記半導体基板からの前記第１サイドウォールの高さは、前記半導体基板からの前記第２サイドウォールの高さよりも大きいことを特徴とする半導体装置の製造方法。
  7. 請求項１〜６の何れか１項に記載の半導体装置の製造方法であって、
    前記第１サイドウォールは、前記第２サイドウォールと異なる材料からなることを特徴とする半導体装置の製造方法。
  8. 請求項１〜７の何れか１項に記載の半導体装置の製造方法であって、
    前記第１サイドウォールは、シリコン酸化膜からなることを特徴とする半導体装置の製造方法。
  9. 請求項１〜８の何れか１項に記載の半導体装置の製造方法であって、
    前記第２サイドウォールは、シリコン窒化膜からなることを特徴とする半導体装置の製造方法。
  10. （ａ）半導体基板のＰチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）形成領域上に第１ゲート絶縁膜を形成し、前記半導体基板のＮチャネル型ＭＩＳＦＥＴ形成領域上に第２ゲート絶縁膜を形成する工程と、
    （ｂ）前記第１ゲート絶縁膜上に第１ゲート電極を形成し、前記第２ゲート絶縁膜上に第２ゲート電極を形成する工程と、
    （ｃ）前記Ｐチャネル型ＭＩＳＦＥＴ形成領域の前記半導体基板にＰ型ＬＤＤ領域を形成する工程と、
    （ｄ）前記Ｎチャネル型ＭＩＳＦＥＴ形成領域の前記半導体基板にＮ型ＬＤＤ領域を形成する工程と、
    （ｅ）前記Ｐチャネル型ＭＩＳＦＥＴ形成領域の前記半導体基板上および前記第１ゲートの側壁上に第１サイドウォールを形成し、前記Ｎチャネル型ＭＩＳＦＥＴ形成領域の前記半導体基板上および前記第２ゲートの側壁上に前記第１サイドウォールを形成する工程と、
    （ｆ）前記Ｐチャネル型ＭＩＳＦＥＴ形成領域の前記半導体基板上および前記第１ゲートの側壁上に前記第１サイドウォールを介して第２サイドウォールを形成し、前記Ｎチャネル型ＭＩＳＦＥＴ形成領域の前記半導体基板上および前記第２ゲートの側壁上に前記第１サイドウォールを介して前記第２サイドウォールを形成する工程と、
    （ｇ）前記Ｐチャネル型ＭＩＳＦＥＴ形成領域の前記半導体基板に前記Ｐ型ＬＤＤ領域よりも高濃度のＰ型ソース領域およびＰ型ドレイン領域を形成する工程と、
    （ｈ）前記Ｎチャネル型ＭＩＳＦＥＴ形成領域の前記半導体基板に前記Ｎ型ＬＤＤ領域よりも高濃度のＮ型ソース領域およびＮ型ドレイン領域を形成する工程と、
    （ｉ）前記（ａ）〜（ｈ）工程後に、前記Ｐチャネル型ＭＩＳＦＥＴ形成領域の前記半導体基板上および前記第１ゲートの側壁上に前記第１及び第２サイドウォールを介して第３サイドウォールを形成し、前記Ｎチャネル型ＭＩＳＦＥＴ形成領域の前記半導体基板上および前記第２ゲートの側壁上に前記第１及び第２サイドウォールを介して前記第３サイドウォールを形成する工程と、
    （ｊ）前記（ｉ）工程後に、前記Ｐチャネル型ＭＩＳＦＥＴ形成領域を選択的に覆うマスク層を形成する工程と、
    （ｋ）前記（ｊ）工程後に、前記マスク層がある状態で、前記Ｎ型ソース領域および前記Ｎ型ドレイン領域に、フッ素、シリコン、炭素、ゲルマニウム、ネオン、アルゴン及びクリプトンのうち少なくとも一種類のイオンを注入する工程と、
    （ｌ）前記（ｋ）工程後に前記Ｐチャネル型ＭＩＳＦＥＴ形成領域および前記Ｎチャネル型ＭＩＳＦＥＴ形成領域の前記第３サイドウォールを除去する工程と、
    （ｍ）前記（ｌ）工程後に、前記第１ゲート電極、前記Ｎ型ソース領域、前記Ｎ型ドレイン領域、前記第２ゲート電極、前記Ｐ型ソース領域および前記Ｐ型ドレイン領域に、シリサイド化領域を形成する工程とを備えることを特徴とする半導体装置の製造方法。
  11. 請求項１０に記載の半導体装置の製造方法であって、
    前記シリサイド化領域は、ニッケル、チタン、コバルト、パラジウム、白金、エルビウムのうち少なくとも一種類を含む金属膜からなることを特徴とする半導体装置の製造方法。
  12. 請求項１０または請求項１１に記載の半導体装置の製造方法であって、
    前記（ｌ）工程後に、前記Ｎチャネル型ＭＩＳＦＥＴ形成領域においては、前記第２ゲート電極の側面からの前記第２サイドウォールの最大距離と、前記第２ゲート電極の側面からの前記第１サイドウォールの最大距離との差Ｂｎは、前記半導体基板からの前記第１サイドウォールの高さと、前記半導体基板からの前記第２サイドウォールの高さとの差Ａｎよりも小さいことを特徴とする半導体装置の製造方法。
  13. 請求項１２に記載の半導体装置の製造方法であって、
    前記（ｌ）工程後に、前記Ｎチャネル型ＭＩＳＦＥＴ形成領域においては、前記半導体基板からの前記第１サイドウォールの高さは、前記半導体基板からの前記第２サイドウォールの高さよりも小さいことを特徴とする半導体装置の製造方法。
  14. 請求項１２または請求項１３に記載の半導体装置の製造方法であって、
    前記（ｌ）工程後に、前記Ｐチャネル型ＭＩＳＦＥＴ形成領域においては、前記第１ゲート電極の側面からの前記第２サイドウォールの最大距離と、前記第１ゲート電極の側面からの前記第１サイドウォールの最大距離との差Ｂｐは、前記半導体基板からの前記第１サイドウォールの高さと、前記半導体基板からの前記第２サイドウォールの高さとの差Ａｐよりも小さいことを特徴とする半導体装置の製造方法。
  15. 請求項１４に記載の半導体装置の製造方法であって、
    前記（ｌ）工程後に、前記Ｐチャネル型ＭＩＳＦＥＴ形成領域においては、前記半導体基板からの前記第１サイドウォールの高さは、前記半導体基板からの前記第２サイドウォールの高さよりも大きいことを特徴とする半導体装置の製造方法。
  16. 請求項１０〜１５の何れか１項に記載の半導体装置の製造方法であって、
    前記第１サイドウォールは、前記第２サイドウォールと異なる材料からなることを特徴とする半導体装置の製造方法。
  17. 請求項１０〜１６の何れか１項に記載の半導体装置の製造方法であって、
    前記第１サイドウォールは、シリコン酸化膜からなることを特徴とする半導体装置の製造方法。
  18. 請求項１０〜１７の何れか１項に記載の半導体装置の製造方法であって、
    前記第２サイドウォールは、シリコン窒化膜からなることを特徴とする半導体装置の製造方法。
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