KR100628218B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 소자의 제조공정을 간소화시키도록 한 반도체 소자의 제조방법에 관한 것으로서, 액티브영역과 필드영역으로 정의된 반도체 기판의 필드영역에 소자 격리막을 형성하는 단계와, 상기 소자 격리막에 의해 분리된 반도체 기판의 액티브영역에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측의 반도체 기판 표면내에 LDD 영역을 형성하는 단계와, 상기 반도체 기판의 전면에 제 1, 제 2 절연막을 차례로 형성하는 단계와, 상기 제 2 절연막의 전면에 에치백 공정을 실시하여 상기 게이트 전극 양측면에 측벽 스페이서를 형성하는 단계와, 상기 측벽 스페이서 및 게이트 전극 양측의 반도체 기판 표면내에 소오스/드레인 불순물 영역을 형성하는 단계와, 상기 제 1 절연막을 실리사이드가 형성되지 않을 영역에만 남도록 선택적으로 제거하는 단계와, 상기 제 1 절연막이 잔류하지 않는 소오스/드레인 불순물 영역이 형성된 반도체 기판 및 게이트 전극의 표면에 금속 실리사이드막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
실리사이드막, 측벽 스페이서,

Description

반도체 소자의 제조방법{method for manufacturing of semiconductor device}
도 1a 내지 도 1e는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도
도면의 주요부분에 대한 부호의 설명
31 : 반도체 기판 32 : 소자 격리막
33 : 게이트 절연막 34 : 게이트 전극
35 : LDD 영역 36 : 제 1 절연막
37 : 제 2 절연막 38 : 소오스/드레인 불순물 영역
39 : 포토레지스트 40 : 금속 실리사이드막
본 발명은 반도체 소자의 제조공정에 관한 것으로, 특히 소자의 제조공정을 간소화시키는데 적당한 반도체 소자의 제조방법에 관한 것이다.
일반적으로 반도체 소자를 형성하는 공정에서 게이트 전극의 형성방법, 그리 고 최근의 소자는 신호의 빠른 전달을 요구하기 때문에 게이트의 저항이 대단히 중요하다.
상기 게이트 전극의 형성에 있어서 소자 크기가 축소되고 게이트 산화막이 20Å이하로 얇아지면서 게이트 산화막의 균일성 및 그 특성 형성 기술이 대단히 어렵고, 플라즈마 식각 공정 또한 어려운 기술이다.
그 중 특히 게이트 전극을 패터닝하는 공정에 있어 그 식각 기술은 다음과 같은 기술이 적용된다.
먼저, 얇은(약 20Å) 게이트 산화막위에 게이트 전극용 폴리 실리콘막을 증착한 다음 포토리소그래피 및 식각 공정을 통해 폴리 실리콘막을 선택적으로 제거하여 게이트 전극을 형성한다.
그런데, 상기와 같은 게이트 전극의 형성방법에 있어서 다음과 같은 여러 가지 문제점이 있다.
첫째, 상보형 트랜지스터(CMOS)에서는 NMOS와 PMOS를 동시에 구현하기 때문에 서로 다르게 게이트 전극을 구성한다.
즉, NMOS와 PMOS의 폴리 실리콘에 도핑되는 이온이 서로 다르기 때문에 서로간 식각 속도가 달라 그 식각 형상이 서로 다르게 형성된다.
둘째, 게이트 산화막이 얇기 때문에 플라즈마 건식 식각시 과도시각 조절을 하기가 어렵다.
즉, 과도식각이 너마 많으면 게이트 산화막에 어택(attack)을 입어 산화막의 펀치(punch)가 일어나고, 너무 적게 과도식각을 하게 되면 식각 후 잔류물이 남아 게이트 브릿지(bridge)를 발생하게 된다.
또한, 소자를 형성하는데 있어 속도를 증가시키기 위해 게이트와 액티브에 일반적으로 티타늄 실리사이드 공정을 사용한다.
그러나 이 실리사이드는 모든 게이트에 사용하는 것이 아니고, 빠른 속도를 낼 필요가 없는 영역에는 블랙킹 마스크(blanking mask)를 통하여 실리사이드가 형성되지 않도록 한다.
이와 같은 실리사이드 기술을 사용하는데 있어 다음과 같은 문제가 있다.
즉, 실리사이드를 형성한 게이트 특히 보론(boron)으로 형성하는 PMOS 게이트에서 저항이 증가하는데 이는 실리사이드가 열적으로 불안한 특성을 가지고 있기 때문이다. 이는 소자를 빠르게 동작시키고자 하여 실리사이드 공정을 채택하고 있으나 그 효과를 볼 수 없고 오히려 소자 특성을 악화시킨다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(11)의 소정영역에 STI(Shallow Trench Isolation) 구조를 갖는 소자 격리막(12)을 형성한다.
여기서 소자 격리막(12)은 반도체 기판에 소정깊이를 갖는 트랜치를 형성한 후, 상기 트랜치내부에 갭-필(Gap-fill) 물질을 매립하여 형성한다.
이어, 상기 소자 격리막(12)을 포함한 반도체 기판(11)의 전면에 게이트 절 연막(13)을 형성하고, 상기 게이트 절연막(13)상에 폴리 실리콘층(도시되지 않음)을 형성한다.
그리고 상기 폴리 실리콘층 및 게이트 절연막(13)에 사진석판술 및 식각공정으로 실시하여 선택적으로 패터닝하여 소자 격리막(12)사이의 반도체 기판(11)상에 게이트 전극(14)을 형성한다.
도 1b에 도시한 바와 같이, 상기 게이트 전극(14)을 마스크로 이용하여 반도체 기판(11)의 전면에 저농도 불순물 이온을 주입하여 상기 게이트 전극(14) 양측의 반도체 기판(11) 표면내에 LDD(Lightly Doped Drain)영역(15)을 형성한다.
도 1c에 도시한 바와 같이, 상기 게이트 전극(14)을 포함한 반도체 기판(11)의 전면에 제 1 절연막(16)과 제 2 절연막(17)을 차례로 형성한다.
도 1d에 도시한 바와 같이, 상기 제 2 절연막(17)의 전면에 에치백 공정을 실시하여 상기 게이트 전극(14)의 양측면에 제 1 측벽 스페이서(17a)를 형성한다.
이어, 상기 제 1 측벽 스페이서(17a) 및 게이트 전극(14)을 마스크로 이용하여 상기 제 1 절연막(16)을 선택적으로 제거하여 제 2 측벽 스페이서(16a)를 형성한다.
그리고 상기 제 1, 제 2 측벽 스페이서(17a, 16a) 및 게이트 전극(14)을 마스크로 이용하여 상기 반도체 기판(11)의 전면에 소오스/드레인용 불순물 이온을 주입하여 상기 게이트 전극(14) 양측의 반도체 기판(11) 표면내에 LDD 영역(15)과 연결되는 소오스/드레인 불순물 확산영역(18)을 형성한다.
도 1e에 도시한 바와 같이, 상기 게이트 전극(14)을 포함한 반도체 기판(11) 의 전면에 제 3 절연막(19)을 형성하고, 사진석판술 및 식각공정을 실시하여 이후 실리사이드가 형성되지 않을 영역을 덮도록 패터닝한다.
여기서, 상기 제 3 절연막(19)은 실리콘 질화물 또는 질화물을 사용하고, 상기 제 3 절연막(19)의 식각 공정은 건식 식각 또는 습식 식각을 사용할 수 있다.
이어, 상기 제 3 절연막(19)을 포함한 반도체 기판(11)의 전면에 고융점 금속을 형성한 후, 전면에 열처리 공정을 실시하여 제 3 절연막(19)이 덮여있지 않은 반도체 기판(11) 및 게이트 전극(14)의 표면에 금속 실리사이드막(20)을 형성한다.
이어, 상기 반도체 기판(11) 및 게이트 전극(14)과 반응하지 않은 고융점 금속을 습식식각으로 제거한다.
그러나 상기와 같은 종래의 반도체 소자의 제조방법은 다음과 같은 문제점이 있었다.
첫째, 실리사이드가 형성되지 않을 영역에 제 3 절연막을 형성하고 에치하는 공정이 추가되어 공정이 복잡하다.
둘째, 실리사이드가 형성될 영역에 형성된 절연막을 건식 식각으로 식각할 때 기판 표면이 플라즈마에 노출되어 손상(damage)이 되고, 습식 식각으로 식각할 경우에는 실리콘 산화막의 언더 컷(under cut) 문제가 발생하여 소자의 신뢰성을 저하시킨다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 절연막을 추가로 형성하지 않고 듀얼 사이드웰(Double Sidewall)에 사용되는 절연막을 이용하 여 실리사이드가 형성되지 않는 영역을 덮도록하여 공정을 간소화 및 소자의 신뢰성을 향상하도록 한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은 액티브영역과 필드영역으로 정의된 반도체 기판의 필드영역에 소자 격리막을 형성하는 단계와, 상기 소자 격리막에 의해 분리된 반도체 기판의 액티브영역에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계와, 상기 반도체 기판의 전면에 제 1, 제 2 절연막을 차례로 형성하는 단계와, 상기 제 2 절연막의 전면에 에치백 공정을 실시하여 상기 게이트 전극 양측면에 측벽 스페이서를 형성하는 단계와, 상기 측벽 스페이서 및 게이트 전극 양측의 반도체 기판 표면내에 소오스/드레인 불순물 영역을 형성하는 단계와, 상기 제 1 절연막을 실리사이드가 형성되지 않을 영역에만 남도록 선택적으로 제거하는 단계와, 상기 제 1 절연막이 잔류하지 않는 소오스/드레인 불순물 확산영역이 형성된 반도체 기판 및 게이트 전극의 표면에 금속 실리사이드막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 제조방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(31)의 소정영역에 STI(Shallow Trench Isolation) 구조를 갖는 소자 격리막(32)을 형성한다.
여기서 소자 격리막(32)은 반도체 기판에 소정깊이를 갖는 트랜치를 형성한 후, 상기 트랜치 내부에 갭-필(Gap-fill) 물질을 매립하여 형성한다.
이어, 상기 소자 격리막(32)을 포함한 반도체 기판(31)의 전면에 게이트 절연막(33)을 형성하고, 상기 게이트 절연막(33)상에 폴리 실리콘층(도시되지 않음)을 형성한다.
그리고 상기 폴리 실리콘층 및 게이트 절연막(33)에 사진석판술 및 식각공정으로 실시하여 선택적으로 패터닝하여 소자 격리막(32)사이의 반도체 기판(31)상에 게이트 전극(34)을 형성한다.
도 2b에 도시한 바와 같이, 상기 게이트 전극(34)을 마스크로 이용하여 반도체 기판(31)의 전면에 저농도 불순물 이온을 주입하여 상기 게이트 전극(34) 양측의 반도체 기판(31) 표면내에 LDD(Lightly Doped Drain)영역(35)을 형성한다.
도 2c에 도시한 바와 같이, 상기 게이트 전극(34)을 포함한 반도체 기판(31)의 전면에 제 1 절연막(36)과 제 2 절연막(37)을 차례로 형성한다.
여기서, 상기 제 1 절연막(36)은 실리콘 산화막, 상기 제 2 절연막(37)은 실리콘 질화막을 사용한다.
도 2d에 도시한 바와 같이, 상기 제 2 절연막(37)의 전면에 에치백(etch back) 공정을 실시하여 상기 게이트 전극(34)의 양측면에 제 1 측벽 스페이서(37a)를 형성한다.
이어, 상기 제 1 측벽 스페이서(37a) 및 게이트 전극(34)을 마스크로 이용하여 상기 반도체 기판(31)의 전면에 소오스/드레인용 불순물 이온을 주입하여 상기 게이트 전극(34) 양측의 반도체 기판(31) 표면내에 LDD 영역(35)과 연결되는 소오스/드레인 불순물 확산영역(38)을 형성한다.
도 2e에 도시한 바와 같이, 상기 반도체 기판(31)상에 포토레지스트(39)를 도포한 후, 노광 및 현상공정으로 실리사이드가 형성되지 않을 영역에만 남도록 패터닝한다.
이어, 상기 패터닝된 포토레지스트(39)를 마스크로 이용하여 상기 제 1 절연막(36)을 선택적으로 제거한다.
여기서, 상기 제 1 절연막(36)을 선택적으로 제거할 때, 상기 포토레지스트(39)가 덮여 있지 않는 게이트 전극(34)의 양측면에 제 1 절연막(36)이 식각되면서 제 2 측벽 스페이서(36a)가 형성된다.
도 2f에 도시한 바와 같이, 상기 포토레지스트(39)를 제거하고, 상기 반도체 기판(31)의 전면에 고융점 금속을 형성한 후, 전면에 열처리 공정을 실시하여 제 1 절연막(36)이 잔류하지 않은 반도체 기판(31) 및 게이트 전극(34)의 표면에 금속 실리사이드막(40)을 형성한다.
여기서, 상기 열처리 공정은 두 단계로 나누어 진행할 수도 있다. 즉, 약 500℃에서 약 30초로 1차 RTP 공정을 실시하고, 계속해서 약 750℃에서 약 60초로 2차 RTP 공정을 실시한다.
이어, 상기 반도체 기판(31) 및 게이트 전극(34)과 반응하지 않은 고융점 금속을 습식식각으로 제거한다.
여기서, 상기 고융점 금속은 H2O2와 H2SO4가 혼합된 습식 에천트를 이용하여 제거한다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
첫째, 실리사이드가 형성되지 않을 영역에 듀얼 사이드웰의 절연막을 이용함으로써 추가로 절연막을 형성 및 식각하는 공정을 생략하여 공정의 단순화 및 코스트를 절감할 수 있다.
둘째, 실리사이드가 형성되지 않는 영역에 추가로 절연막을 형성하지 않기 때문에 건식 식각 또는 습식 식각에 의한 소자 특성의 변형을 방지할 수 있다.

Claims (2)

  1. 액티브영역과 필드영역으로 정의된 반도체 기판의 필드영역에 소자 격리막을 형성하는 단계;
    상기 소자 격리막에 의해 분리된 반도체 기판의 액티브영역에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계;
    상기 반도체 기판의 전면에 제 1, 제 2 절연막을 차례로 형성하는 단계;
    상기 제 2 절연막의 전면에 에치백 공정을 실시하여 상기 게이트 전극 양측면에 측벽 스페이서를 형성하는 단계;
    상기 측벽 스페이서 및 게이트 전극 양측의 반도체 기판 표면내에 소오스/드레인 불순물 영역을 형성하는 단계;
    상기 제 1 절연막을 실리사이드가 형성되지 않을 영역에만 남도록 선택적으로 제거하는 단계;
    상기 제 1 절연막이 잔류하지 않는 소오스/드레인 불순물 영역이 형성된 반도체 기판 및 게이트 전극의 표면에 금속 실리사이드막을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 게이트 전극 양측의 반도체 기판 표면내에 LDD 영역을 형성하는 단계를 더 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
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