KR100396711B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 게이트 패터닝(Gate Patterning) 이후에 게이트 영역에만 선택적으로 도핑(Doping) 공정을 실시하므로써 NP 바이어스(Bias) 문제 및 오버-에치(Over-etch) 문제를 방지할 수 있는 반도체 소자의 제조방법에 관한 것으로, 소자 분리영역 및 게이트가 형성된 반도체 기판상에 상기 게이트의 두께보다 두꺼운 두께로 절연막을 형성하는 단계와, 상기 게이트의 상부 표면이 노출되도록 상기 절연막을 평탄 제거하는 단계와, 상기 노출된 게이트에 이온을 주입하는 단계와, 상기 게이트 양측면에만 남도록 상기 절연막을 선택적으로 제거하여 절연막 측벽을 형성하는 단계와, 상기 게이트 및 절연막 측벽 양측의 반도체 기판에 소오스/드레인 영역을 형성하는 단계와, 상기 게이트 상부 표면과 상기 소오스/드레인 영역의 표면에 살리사이드막을 형성하는 단계를 포함하여 형성한다.
Description
본 발명은 반도체 소자에 관한 것으로 특히, 엔모스 게이트와 피모스 게이트간의 임계치수(CD : Critical Dimension) 차이 및 액티브 영역의 오버-에치(Over-etch)를 방지하기 위한 반도체 소자의 제조방법에 관한 것이다.
고집적 씨모스(CMOS : Complementary Metal Oxide Semiconductor) 반도체 소자 제조시 게이트의 도핑 효율을 높이기 위해 게이트 패터닝전에 게이트 폴리(Gate poly)에 도핑을 실시하고 있다.
통상적으로, 게이트 패터닝전에 엔모스 게이트 폴리(Gate-poly)에만 인(Phosphorus) 이온을 프리-도핑(Pre-doping)한다.
이러한 엔모스(NMOS) 게이트 폴리의 프리-도핑(Pre-doping) 공정으로 인하여 엔모스 게이트 폴리의 식각율이 피모스 게이트 폴리의 식각율보다 커지게 되며, 이러한 식각율 차이는 게이트 패터닝 공정 이후에 엔모스(NMOS) 게이트와 피모스(PMOS) 게이트간의 임계치수(CD : Critical Dimension)가 달라지게 되는 원인이 된다. 또한, 엔모스 게이트 폴리의 식각율(Etch Rate) 증가로 인하여 엔모스 액티브(Active) 영역에 오버 에치(Over-etch)가 발생되기도 한다.
따라서, 상기와 같은 종래의 반도체 소자의 제조방법은 다음과 같은 문제점이 있다.
첫째, 엔모스 게이트와 피모스 게이트의 임계치수가 서로 상이하므로 NP 바이어스 문제가 발생된다.
둘째, 엔모스 게이트 폴리의 식각율 증가로 인하여 게이트 패터닝시 엔모스의 액티브 영역이 손상되게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 NP 바이어스 문제 및 액티브 영역의 오버-에치 문제를 방지하기에 적합한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 소자의 제조 공정 단면도
도면의 주요 부분에 대한 부호 설명
11 : 반도체 기판 12 : 소자분리 영역
13 : 게이트 전극 14 : LDD 영역
15 : TEOS막 16 : 질화막
17 : 제 1 포토레지스트 18 : 제 2 포토레지스트
19 : 스페이서 20/21 : 소오스/드레인 영역
22 : 살리사이드막
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은 소자 분리영역 및 게이트가 형성된 반도체 기판상에 상기 게이트의 두께보다 두꺼운 두께로 절연막을 형성하는 단계와, 상기 게이트의 상부 표면이 노출되도록 상기 절연막을 평탄 제거하는 단계와, 상기 노출된 게이트에 이온을 주입하는 단계와, 상기 게이트 양측면에만 남도록 상기 절연막을 선택적으로 제거하여 절연막 측벽을 형성하는 단계와, 상기 게이트 및 절연막 측벽 양측의 반도체 기판에 소오스/드레인 영역을 형성하는 단계와, 상기 게이트 상부 표면과 상기 소오스/드레인 영역의 표면에 살리사이드막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 소자의 제조공정 단면도이다.
본 발명에 따른 반도체 소자의 제조방법은 우선, 도 1a에 도시된 바와 같이, 소자분리 영역(12)이 형성된 반도체 기판(11)상에 게이트 절연막(도면에는 도시하지 않았음)을 개재하여 복수개의 게이트 전극(13)을 형성한다.
상기 게이트 전극(13)은 통상의 게이트 전극 재료인 폴리 실리콘(Poly-Si)을 이용하여 형성한다.
이어, 상기 게이트 전극(13)을 마스크로 상기 반도체 기판(11)의 전면에 저농도의 불순물 이온을 주입하여 상기 게이트 전극(13) 양측의 반도체 기판(11)내에LDD 영역(14)을 형성한다.
이어, 도 1b에 도시된 바와 같이 상기 게이트 전극(13)을 포함한 반도체 기판(11)의 표면상에 TEOS막(15)을 증착하고 저온의 PECVD(Plasma Enhanced Chemical Vapor Deposition) 공정으로 상기 게이트 전극(13)의 두께보다 두터운 두께로 질화막(16)을 증착한다.
여기서, 상기 TEOS막(15)은 후속으로 증착되는 상기 질화막(16)을 증착할 때 시행되는 고온 공정에 의한 저농도 불순물 영역의 확산을 피하기 위해 하부 플라즈마 데미지(Plasma Damage)를 제거해 주는 버퍼층으로, 100∼400Å의 두께로 증착한다.
또한, 상기 TEOS막(15) 대신에 통상적인 CVD(Chemical Mechanical Polishing), PVD(Physical Vapor Deposition)로 제조되는 옥사이드(Oxide)계 물질을 사용하여도 무방하며, TEOS막(15)의 증착 공정 없이 질화막(16)을 증착하여도 무방하다.
이어, 도 1c에 도시된 바와 같이 상기 게이트 전극(13)이 노출되도록 상기 질화막(16)과 TEOS막(15)을 선택적으로 제거한다.
상기 질화막(16)과 TEOS막(15)의 제거 방법으로는 상기 게이트 전극(13) 상부가 노출되도록 CMP(Chemical Mechanical Polishing) 공정을 실시하는 방법 또는 상기 게이트 전극(13) 상부에 상기 질화막(16)과 TEOS막(15)이 200∼500Å의 두께로 잔류하도록 CMP 공정을 실시한 후에, 습식 식각 공정으로 상기 게이트 전극(13)이 노출되도록 상기 질화막(16)과 TEOS막(15)을 제거하는 방법 중 어느 하나를 이용하여 실시한다.
이어, 도 1d에 도시된 바와 같이 상기 게이트 전극(13) 및 질화막(16)상에 제 1 포토레지스트(17)를 도포하고, 노광 및 현상 공정으로 상기 게이트 전극(13) 및 그에 인접한 질화막(16)이 노출되도록 상기 제 1 포토레지스트(17)를 선택적으로 패터닝한다.
이때, 상기 제 1 포토레지스트(17)는 상기 엔모스 게이트 전극을 포함하는 영역만이 노출되도록 패터닝하거나, 피모스 게이트 전극을 포함하는 영역만이 노출되도록 패터닝한다.
그리고, 상기 패터닝된 제 1 포토레지스트(17)를 마스크로 상기 노출된 엔모스 또는 피모스 게이트 전극(13)에 엔모스 또는 피모스 게이트용 이온을 주입한다.
이때, 상기 LDD 영역(14)은 상기 질화막(16)에 의해 마스킹(Masking)되므로 게이트 전극(13)에만 선택적으로 이온이 주입되게 된다.
이어, 상기 제 1 포토레지스트(17)를 제거하고 전면에 제 2 포토레지스트(18)를 도포한다.
이어, 도 1e에 도시된 바와 같이 노광 및 현상 공정으로 상기 게이트 전극(13) 및 이에 인접한 TEOS막(15)과 질화막(16)상에만 남도록 상기 제 2 포토레지스트(18)를 선택적으로 패터닝한다.
이어, 도 1f에 도시된 바와 같이 상기 패터닝된 제 2 포토레지스트(18)를 마스크로 상기 질화막(16)과 TEOS막(15)을 선택적으로 식각하여 상기 게이트 전극(13) 양측의 상기 제 2 포토레지스트(18) 하부에 잔류하는 상기 질화막(16)과TEOS막(15)으로 스페이서(19)를 형성한다.
이어, 상기 제 2 포토레지스트(18)를 제거하고 도 1g에 도시된 바와 같이 상기 스페이서(19), 게이트 전극(13) 및 소자분리 영역(12)을 마스크로 상기 반도체 기판(11)에 고농도 불순물 이온을 주입하여 상기 스페이서(19) 양측 반도체 기판(11)에 소오스/드레인 영역(20/21)을 형성한다.
이어, 도 1h에 도시된 바와 같이 살리사이드(Salicide) 공정으로 상기 게이트 전극(13)의 상면과 상기 소오스/드레인 영역(20/21)이 형성된 반도체 기판(11)의 표면에 살리사이드막(22)을 형성하여 본 발명에 따른 반도체 소자를 완성한다.
상기와 같은 본 발명의 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
첫째, 게이트 패터닝전에 실시하였던 엔모스 게이트 폴리에 대한 프리 도핑 공정을 실시하지 않아 엔모스 게이트 폴리 식각율 증가를 방지할 수 있으므로 게이트 폴리간 식각율 차이로 인한 NP 바이어스 문제를 해결할 수 있다.
둘째, 엔모스 게이트 폴리의 식각율 증가를 방지할 수 있으므로 엔모스 게이트 폴리의 오버-에치로 인한 액티브 영역의 데미지를 방지할 수 있다.
셋째, NP 바이어스 문제 및 액티브 영역의 데미지 발생 문제를 방지할 수 있으므로 소자의 성능 및 신뢰성을 향상시킬 수 있다.
Claims (5)
- 소자 분리영역 및 게이트가 형성된 반도체 기판상에 상기 게이트의 두께보다 두꺼운 두께로 절연막을 형성하는 단계;상기 게이트의 상부 표면이 노출되도록 상기 절연막을 평탄 제거하는 단계;상기 노출된 게이트에 이온을 주입하는 단계;상기 게이트 양측면에만 남도록 상기 절연막을 선택적으로 제거하여 절연막 측벽을 형성하는 단계;상기 게이트 및 절연막 측벽 양측의 반도체 기판에 소오스/드레인 영역을 형성하는 단계;상기 게이트 상부 표면과 상기 소오스/드레인 영역의 표면에 살리사이드막을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서, 상기 절연막을 형성하기 전에,상기 게이트를 포함한 반도체 기판의 표면상에 TEOS막 또는 CVD, PVD 방법으로 제조되는 산화막을 100∼400Å의 두께로 형성하는 공정을 더 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서, 상기 질화막을 형성하기 전에,상기 질화막을 형성할 때 시행되는 고온 공정에 의한 데미지를 방지하기 위하여 TEOS막을 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서, 상기 절연막을 평탄화함에 있어서, 상기 게이트 상부가 노출될 때까지 직접 평탄화하는 대신 상기 게이트 상부 200~500Å까지만 평탄화하고 추가로 습식각이나 건식각을 이용해 게이트 상부가 노출될 때까지 상기 절연막을 제거하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1항에 있어서, 상기 절연막 측벽은,상기 게이트 및 그에 인접한 절연막을 덮는 포토레지스트를 이용한 식각 공정으로 형성함을 특징으로 하는 반도체 소자의 제조방법.
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