KR20040001493A - 게이트전극의 저항을 감소시키는 반도체소자의 제조방법 - Google Patents

게이트전극의 저항을 감소시키는 반도체소자의 제조방법 Download PDF

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Abstract

본발명은 산화막 에치백 공정을 이용하여 게이트전극을 형성하고 실리사이드 형성시 게이트 상부의 옆부분에도 실리사이드를 형성함으로써 게이트전극의 저항을 감소시키는 반도체소자의 제조방법에 관한 것으로, 본발명에 따른 반도체소자의 제조방법은, 기판상에 게이트산화막을 형성한 후에 그 결과물의 상부에 폴리실리콘막을 형성하는 단계; 포토레지스트막을 도포한 후에 원하는 부분의 상기 폴리실리콘막을 패터닝하여 플라즈마 식각공정에 의해 원하는 패턴의 게이트전극을 형성하는 단계; 이온주입공정에 의해 n-MOS 및 p-MOS 지역을 형성하는 단계; 제 1 산화막을 형성한 후에 그 결과물의 상부에 질화막을 형성하는 단계; LDD 스페이서를 형성하지 않고 상기 게이트전극의 두께보다 두껍게 제 2 산화막을 형성하는 단계; 상기 게이트전극 상부의 상기 질화막이 드러날때 까지 마스크 없이 산화막 전면 에치백 공정으로 제 2 산화막을 식각하는 단계; 마스크 없이 질화막 전면 식각공정으로 상기 게이트전극 상부의 상기 질화막을 식각하는 단계; 상기 p-MOS 지역을 포토공정으로 마스킹한 후 n-MOS 지역에 이온주입공정으로 인(P)을 도핑하여 n-MOS를 형성하는 단계; 및 상기 포토레지스트막을 제거한 다음에는 LDD 식각공정으로 상기 LDD 스페이서를 형성한 후, 이온주입공정을 통하여 n+ 영역 및 p+ 영역을 형성하는 단계를 포함하여 구성되는 것을 특징으로 한다.

Description

게이트전극의 저항을 감소시키는 반도체소자의 제조방법 {Manufacturing method for for reducing a resistance of a gate electrode in a semiconductor device}
본발명은 반도체소자의 제조방법에 관한 것으로, 특히 산화막 에치백 공정을 이용하여 게이트전극을 형성하고 실리사이드 형성시 게이트 상부의 옆부분에도 실리사이드를 형성함으로써, 게이트전극의 저항을 감소시키는 반도체소자의 제조방법에 관한 것이다.
반도체 소자의 제조 공정에 있어서, 게이트 전극의 형성법은 대단히 중요한데, 이는 상기 게이트 전극을 형성함에 있어 디바이스 크기가 축소되고 게이트 산화막이 20Å 이하로 얇아짐에 따라, 게이트산화막의 균일성 및 그 특성 형성 기술이 대단히 어렵고, 또한 플라즈마 식각공정도 어렵기 때문이다.
이러한 관점에서, 종래의 게이트 형성기술에 대해 설명하면 다음과 같다.
먼저, 확산법에 의해서 게이트 산화막을 형성하고, 그 상부에 게이트 전극으로 사용될 폴리실리콘막을 형성한다.
그런 다음, 포토리소그래피 공정을 이용하여 패터닝을 수행하고, 플라즈마 식각에 의해 식각공정을 수행하여 게이트 전극을 구현한다. 또한, 0.15㎛ CMOS 기술에서는 상기 게이트 형성시 n-MOS 및 p-MOS의 도핑정도를 달리하여 구현된다.
다시말하면, n-MOS의 경우에는 p-MOS 지역을 마스킹한 후 이온주입 공정에 의해 먼저 n-MOS 지역에 인(P)을 도핑하기 때문에, n-MOS 및 p-MOS 지역의 게이트 전극막이 서로 달라지게 되어 다음과 같은 문제점들이 발생한다.
상보형 트랜지스터(CMOS)에서는 n-MOS와 p-MOS가 동시에 구현되기 때문에, n-MOS와 p-MOS의 게이트전극의 폴리실리콘은 서로 다른 도핑정도를 가지게 되며, 이로써 n-MOS와 p-MOS는 서로 다른 물성을 가지므로 플라즈마 식각시 서로 다른 식각속도로 인하여 그 식각형상이 서로 달라지게 되는 문제점이 있다.
또한, 게이트 산화막이 너무 얇기 때문에 플라즈마 식각시 과도식각조절을 하기가 어렵다는 문제점이 있다. 즉, 과도식각이 너무 많으면 게이트 산화막을 침범하여 게이트 산화막의 펀치쓰루(punch through)로 인해 게이트 산화막 아래의 실리콘기판을 식각할 위험성이 있으며, 너무 적게 과도식각을 하게 되면 식각후 잔류물이 남아 게이트 브릿지(bridge)를 발생시키는 문제점이 있다.
한편, 종래에는 적절한 소자구현을 위해, 게이트를 형성하고 트랜지스터 소자를 형성할때 게이트 측벽에 스페이서를 형성하였다. 즉, 종래의 게이트 측벽에서의 스페이서 형성기술은 게이트 전극 위에 산화막과 질화막을 형성한 후 마스크 없이 전면식각으로 플라즈마 식각 공정을 진행하는데, 플라즈마 식각의 비등방성 식각특성에 따라 게이트전극의 측벽에 절연, 질화막의 스페이서를 형성하는 기술이다.
이러한 종래의 스페이서 형성기술에 있어서는 다음과 같은 문제점이 있다.
스페이서 형성시 그 폭을 조절하기가 어렵고, 또한 전면식각시 플라즈마 과도식각이 심하면 소스 드레인의 활성 영역과 필드산화막 영역을 침범하여 누설전류를 발생시키는등 디바이스 특성을 악화시킨다는 문제점이 있다.
또한, 종래에는 실리사이드 형성시 게이트선폭이 좁아 저항 열화가 높아진다는 문제점이 있다.
따라서, 본발명은 상기 종래기술의 제반문제점을 해결하기 위해서 안출한 것으로서, 게이트 패터닝을 먼저 수행한 후에 이온주입공정으로 n-MOS 및 p-MOS 지역을 형성함으로써 디바이스 악영향을 끼칠 수 있는 게이트 펀치쓰루, 실리콘기판 침범등을 방지하는 반도체소자의 제조방법을 제공함에 그 목적이 있다.
또한, 다른 본발명의 목적은 산화막 에치백 공정을 이용하여 게이트전극을 형성하고 실리사이드 형성시 게이트 상부의 옆부분에도 실리사이드를 형성함으로써 게이트전극의 저항을 감소시키는 반도체 소자의 제조방법을 제공하는 것이다.
그리고, 또 다른 본 발명의 목적은 식각공정 후에 N형의 폴리실리콘 게이트전극을 형성함으로써 식각으로 인한 게이트전극의 왜곡을 방지할 수 있는 반도체 소자의 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명은, 기판상에 게이트산화막을 형성한 후에 그 결과물의 상부에 폴리실리콘막을 형성하는 단계; 포토레지스트막을 도포한 후에 원하는 부분의 상기 폴리실리콘막을 패터닝하여 플라즈마 식각공정에 의해 원하는 패턴의 게이트전극을 형성하는 단계; 이온주입공정에 의해 n-MOS 및 p-MOS 지역을 형성하는 단계; 제 1 산화막을 형성한 후에 그 결과물의 상부에 질화막을 형성하는 단계; LDD 스페이서를 형성하지 않고 상기 게이트전극의 두께보다 두껍게 제 2 산화막을 형성하는 단계; 상기 게이트전극 상부의 상기 질화막이 드러날때 까지 마스크 없이 산화막 전면 에치백 공정으로 제 2 산화막을 식각하는 단계; 마스크 없이 질화막 전면 식각공정으로 상기 게이트전극 상부의 상기 질화막을 식각하는 단계; 상기 p-MOS 지역을 포토공정으로 마스킹한 후 n-MOS 지역에 이온주입공정으로 인(P)을 도핑하여 n-MOS를 형성하는 단계; 및 상기 포토레지스트막을 제거한 다음에는 LDD 식각공정으로 상기 LDD 스페이서를 형성한 후, 이온주입공정을 통하여 n+ 영역 및 p+ 영역을 형성하는 단계를 포함하여 구성되는 것을 특징으로 한다.
도 1a 내지 도 1j는 본발명에 따른 반도체소자의 제조방법을 도시한 각 공정별 단면도.
(도면의 주요부분에 대한 부호의 설명)
5 : 실리콘기판10 : 게이트 산화막
20 : 폴리실리콘막25 : 게이트전극
30 : 제 1 산화막40 : 질화막
50 : 제 2 산화막60 : 실리사이드
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 1a 및 도 1b를 참조하면, 아이솔레이션 공정을 완성한 후 실리콘기판(5)상에 20Å두께의 게이트 산화막(10)을 형성하고 그 상부에 2000Å두께의 폴리실리콘막(20)을 형성한다.
게이트전극(25)을 형성하기 위해, 폴리실리콘막(20)의 상부에 포토레지스트막(도시안됨)을 도포한 다음 원하는 부분에서 패터닝을 수행한다. 상기 포토 마스크 작업을 완료한 다음에는, 플라즈마 식각을 이용하여 게이트전극(25)의 형상을 원하는 패턴으로 완성한다.
도 1c을 참조하면, 도 1b의 상기 게이트 패터닝 후에, 이온주입공정을 이용하여 n-MOS 및 p-MOS지역을 형성한다. 즉, 종래에는 먼저 이온주입공정에 의해 n-MOS 및 p-MOS 지역을 형성한 후에 게이트 패터닝을 수행하였으나, 본발명에서는 게이트 패터닝을 먼저 수행한 후에 이온주입공정으로 n-MOS 및 p-MOS 지역을 형성한다.
도 1d 내지 도 1f을 참조하면, LDD 스페이서를 형성하기 위하여 150Å 두께의 제 1 산화막 바람직하게는 HLD(High temperature Low pressure Dielectrics)-산화막(30)을 형성한 후에 700Å두께의 질화막 바람직하게는 LP(Low Pressure)-질화막(40)을 형성한 다음, 바로 LDD 스페이서를 형성하지 않고, 그 상부에 제 2 산화막(50)을 3000Å두께로 형성시킨다. 이는 게이트전극(25)의 두께가 2000Å이므로 제 2 산화막(50)은 그 게이트전극(25)의 높이보다 두꺼워야 하기 때문이다.
그런 다음, 게이트전극(25)의 상부에 있는 질화막, 바람직하게는 LP-질화막(40)이 드러날때 까지 마스크 없이 상기 제 2 산화막(50)에 대해 전면 에치백 공정을 진행한다.
이때, 상기 산화막 전면 에치백 공정에서는 18C4F8, 10O2및 420Ar 가스 분위기에서, 대략 28 ~ 32mT의 압력 바람직하게는 30mT의 압력, 대략 최고 2090W 및 대략 최저 2310W 바람직하게는 최고 2200W 및 최저 1600W의 전원, 그리고 대략 70초 동안, 대략 20~22mm 바람직하게는 21mm 갭, 대략 9.5~10.5T 바람직하게는 10T의 헬륨가스 압력, 대략 33~36T 바람직하게는 35T의 헬륨가스 압력, 대략 28.5 ~ 31.5℃ 바람직하게는 30℃의 상부온도, 대략 47.5 ~ 52.5 ℃ 바람직하게는 50℃의 측벽온도 및 대략 9.5 ~ 10.5 ℃ 바람직하게는 10℃의 바닥온도에서 수행된다.
또한, 상기 산화막 전면 에치백 공정을 진행하는데 있어서 게이트전극(25)의 상부에 있는 질화막(40)이 드러날때까지 식각종말점을 잡아야 한다. 상기 식각종말점을 잡기 위해서는 OES (Optical Emission Spectroscopy)방법 즉, 플라즈마를 형성하여 제 2 산화막(50)을 식각하면서 N성분의 파장을 검출하여 N성분의 파장이 나타나는 지점인 식각종말점을 찾아 식각을 정지시킨다.
그런 다음 n-MOS를 형성하기 위하여 이온주입공정을 하려면 게이트전극(25) 상부의 질화막(40)을 식각해야 하는데, 이 또한 마스크없이 질화막 전면 식각공정을 수행한다.
상기 질화막 전면 식각공정에서는 20CHF3, 20O2및 400Ar의 가스분위기에서, 대략 47~52mT 바람직하게는 50mT의 압력, 대략 최고 950~1050W 바람직하게는 1000W 및 대략 최저 190~210W 바람직하게는 200W 사이의 전원, 그리고 대략 10초동안, 대략 20~22mm 바람직하게는 20mm 갭, 대략 9.5~10.5T 바람직하게는 10T의 헬륨가스 압력, 대략 33~36T 바람직하게는 35T의 헬륨가스 압력, 대략 28.5 ~ 31.5℃ 바람직하게는 30℃의 상부온도, 대략 47.5 ~ 52.5 ℃ 바람직하게는 50℃의 측벽온도 및 대략 9.5 ~ 10.5 ℃ 바람직하게는 10℃의 바닥온도에서 수행된다. 이때, 질화막 에칭율은 대략 18.8Å/sec 이며, 산화막 에칭율은 대략 13.3Å/sec 이며, 산화막 대 질화막 선택비(질화막/산화막)는 대략 1.4 이다.
상술한 바와 같은 산화막 식각시의 식각 종말점을 검출하는 방법과 같은 방식으로, 질화막(40) 식각의 경우에도 그 하부의 제 1 산화막(30)이 드러날 시점을 식각 종말점으로 잡는 검출방법을 사용한다. 이는 N성분의 파장을 검출하여 N성분이 사라지는 지점을 식각종말점으로 잡으면 된다.
도 1g를 참조하면, 플라즈마를 이용한 제 2 산화막(50)을 형성했을 경우 게이트전극 부분과 그 외의 지역과의 단차를 극복하기 위해 질화막(40)을 종결하는 방법, 즉 식각종말점을 검출하는 에치백을 사용하여 평탄화공정을 수행한다.
도 1h 및 도 1i를 참조하면, 에치백 공정을 통하여 게이트전극(25) 위에 있는 질화막(40)이 드러날때 까지 제 2 산화막(50)을 플라즈마 식각을 통하여 제거한다.
이렇게 게이트전극(25) 상부의 질화막(40)까지 식각한 다음, n-MOS를 형성할 부분에 이온주입공정으로 인을 도핑하여 n-MOS를 형성한다. 이때, 게이트전극(25) 상부에 있는 150Å두께의 제 1 산화막(30)을 제거하지 않는 것은 폴리실리콘의 이온주입후 게이트 산화막(10)을 악화시키는 이온의 방지 즉, 채널링을 방지하기 위해서이다.
도 1j을 참조하면, n-MOS를 형성하기 위하여 사용하였던 마스크를 제거한 LDD식각을 통하여 LDD 스페이서를 형성한 후 이온주입공정을 통하여 n+ 영역 및 p+ 영역을 형성한다. 이때, 상기 LDD 식각의 메인 식각(M/E)은 65CF4,10CHF3, 5O2및 350Ar의 가스분위기에서, 대략 140~160mT 바람직하게는 150mT의 압력, 대략 760~840W 바람직하게는 800W의 전원에서 수행되며, 상기 LDD식각의 과도식각(O/E)은 10CHF3, 10O2및 350Ar의 가스분위기에서, 대략 140~160mT 바람직하게는 150mT의 압력, 대략 275~325W 바람직하게는 300W의 전원에서 수행된다.
실리사이드(60)를 형성할때 게이트전극(25)의 옆부분에까지 형성함으로써 게이트저항이 증가하는 것을 막을 수 있다.
상술한 바와 같이, 본 발명은 게이트 패터닝을 먼저 수행한 후에 이온주입공정으로 n-MOS 및 p-MOS 지역을 형성함으로써 디바이스 악영향을 끼칠 수 있는 게이트 펀치쓰루, 실리콘기판 침범등을 방지할 수 있다.
또한, 본발명에서는 식각공정 후에 게이트전극(25)을 형성함으로써 식각으로 인한 게이트전극(25)의 왜곡을 방지할 수 있다.
또한 종래에는 게이트전극(25)의 실리사이드 형성시 좁은 선폭에서는 저항이 증가하는 경향이 있는데 반해, 본 발명에서는 게이트전극(25) 옆부분까지 실리사이드를 형성함으로써 게이트전극의 저항을 감소시킨다. 특히, 본발명은 종래의 방법으로 실리사이드를 구현했을때 0.13tech.이하에서 게이트 실리사이드 저항의 열화가 증가하는 것을 방지한다.
이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 또한 설명하였으나, 본 발명은 상기한 실시예에 한정되지 않고, 이하 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (5)

  1. 게이트전극의 저항을 감소시키는 반도체소자의 제조방법에 있어서,
    기판상에 게이트산화막을 형성한 후에 그 결과물의 상부에 폴리실리콘막을 형성하는 단계;
    포토레지스트막을 도포한 후에 원하는 부분의 상기 폴리실리콘막을 패터닝하여 플라즈마 식각공정에 의해 원하는 패턴의 게이트전극을 형성하는 단계;
    이온주입공정에 의해 n-MOS 및 p-MOS 지역을 형성하는 단계;
    제 1 산화막을 형성한 후에 그 결과물의 상부에 질화막을 형성하는 단계;
    LDD 스페이서를 형성하지 않고 상기 게이트전극의 두께보다 두껍게 제 2 산화막을 형성하는 단계;
    상기 게이트전극 상부의 상기 질화막이 드러날때 까지 마스크 없이 산화막 전면 에치백 공정으로 제 2 산화막을 식각하는 단계;
    마스크 없이 질화막 전면 식각공정으로 상기 게이트전극 상부의 상기 질화막을 식각하는 단계;
    상기 p-MOS 지역을 포토공정으로 마스킹한 후 n-MOS 지역에 이온주입공정으로 인(P)을 도핑하여 n-MOS를 형성하는 단계; 및
    상기 포토레지스트막을 제거한 다음에는 LDD 식각공정으로 상기 LDD 스페이서를 형성한 후, 이온주입공정을 통하여 n+ 영역 및 p+ 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서, 상기 산화막 전면 에치백공정은, 상기 폴리실리콘막의 상부에 있는 상기 질화막이 드러나는 지점을 식각종말점으로 잡고 상기 질화막의 과도식각을 통해 게이트전극의 상부의 측벽까지 드러날때 까지 식각하는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 2 항에 있어서, 상기 식각종말점을 잡기 위해 OES (Optical Emission Spectroscopy)방법을 이용하는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제 1 항에 있어서, 상기 질화막 전면 식각공정은, 상기 제 1 산화막(30)이 드러나는 지점을 식각종말점으로 잡고 수행되는 것을 특징으로 하는 반도체소자의 제조방법.
  5. 제 1 항에 있어서, 상기 제 1 산화막과 상기 질화막은 게이트 실리사이드가 게이트 상부의 측벽에까지 형성될 수 있도록 과도식각되는 것을 특징으로 하는 반도체소자의 제조방법.
KR1020020036710A 2002-06-28 2002-06-28 게이트전극의 저항을 감소시키는 반도체소자의 제조방법 KR20040001493A (ko)

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* Cited by examiner, † Cited by third party
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KR100790246B1 (ko) * 2006-12-26 2008-01-02 동부일렉트로닉스 주식회사 반도체 소자 제조 방법
KR100967479B1 (ko) * 2007-12-24 2010-07-07 주식회사 동부하이텍 반도체 소자의 제조 방법
KR100976795B1 (ko) * 2008-05-30 2010-08-20 주식회사 동부하이텍 반도체 소자의 저항 소자의 제조방법

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