KR100268923B1 - 반도체소자의이중게이트형성방법 - Google Patents

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Abstract

게이트 전극의 프로파일을 개선하고, 식각데미지 발생을 방지하기에 적당한 반도체 소자의 이중게이트 형성방법에 관한 것으로, 이와 같은 반도체 소자의 이중게이트 형성방법은 반도체 기판의 제 1 영역에 제 2 도전형 웰을 형성하는 공정과, 상기 반도체 기판의 제 2 영역에 제 1 도전형 웰을 형성하는 공정과, 상기 반도체 기판에 게이트 산화막과 도핑이 되지않은 폴리실리콘층을 증착하는 공정과, 상기 폴리실리콘층의 제 1 영역에 제 1 도전형 이온을 주입하는 공정과, 상기 폴리실리콘층의 제 2 영역에 제 2 도전형 이온을 주입하는 공정과, 상기 제 1, 제 2 영역에 게이트 마스크를 형성하고 수직 프로파일의 특성이 좋은 제 1 식각장비로 상기 제 1, 제 2 도전형 폴리실리콘층의 노출된 부분을 소정 깊이로 식각하는 공정과, 상기 게이트 마스크를 이용하여 상기 게이트 산화막과 상기 반도체 기판이 과도식각되는 것을 방지할 수 있는 제 2 식각장비에서 가스 유량을 변화시키면서 식각되고 남은 폴리실리콘층을 식각하는 것을 특징으로 한다.

Description

반도체 소자의 이중게이트 형성방법{method for forming dual gate of semiconductor device}
본 발명은 반도체 소자에 대한 것으로, 특히 게이트 전극의 프로파일을 개선하고, 식각데미지 발생을 방지하기에 적당한 반도체 소자의 이중게이트 형성방법에 관한 것이다.
일반적으로 반도체 기판에 NMOS 트랜지스터나 PMOS 트랜지스터를 형성하는 과정에서 NMOS 트랜지스터와 PMOS 트랜지스터의 게이트 전극을 n형으로 도핑하여 형성할 때, 게이트 전극을 n형으로 도핑한 PMOS 트랜지스터에서는 문턱전압을 조절하기가 어려웠다. 또는 식각장비를 이용하여 NMOS 트랜지스터의 게이트 전극을 패터닝할 때 각 식각장비에 따른 패턴의 불량이 발생하였다. 이에 따라 이와 같은 문턱전압의 조절이나 패턴의 불량을 해소할 수 있는 방안이 요구되고 있다.
첨부 도면을 참조하여 종래 반도체 소자의 이중게이트 형성방법에 대하여 설명하면 다음과 같다.
도 1a 내지 1d는 종래의 이중게이트 형성방법을 나타낸 공정단면도이다.
종래 반도체 소자의 이중게이트 형성방법은 도 1a에 도시한 바와 같이 반도체 기판(1)에 열산화법으로 게이트 산화막(2)을 형성한다. 그리고 상기 게이트 산화막(2)상에 2000∼2500Å정도의 두께를 갖는 도핑이 되지않은 폴리실리콘층(3)을 증착한다.
도 1b에 도시한 바와 같이 n형으로 도핑된 게이트 전극을 형성하기 위하여 폴리실리콘층(3)에 10∼15KeV의 에너지로 1013∼1015의 농도를 갖도록 인(Phosphorus:P)이온을 주입한다. 그리고 세정공정을 한 후 800℃정도의 온도에서 30분∼1시간 동안 어닐링공정을 한다.
도 1c에 도시한 바와 같이 보론과 인이 주입된 폴리실리콘층(3)상에 반사방지막으로써 BARC(Bottom Anti-Reflection Coating)층(4)을 도포한다. 이후에 BARC층(4)상에 감광막(5)을 도포하고 n형으로 도핑된 게이트 전극을 형성하기 위하여 감광막(5)을 선택적으로 노광 및 현상공정으로 패터닝한다.
도 1d에 도시한 바와 같이 상기 패터닝된 감광막(5)을 마스크로 하여 350Watt, 8mTorr의 조건으로 O2가스와 SiO2가스가 주입된 상태에서 BARC층(4)을 식각한다.
이후에 헬리콘 소스 플라즈마 장비나 RIE 식각장비에서 상기 패터닝된 감광막(5)과 BARC층(4)을 마스크로 폴리실리콘층(3)을 식각하여 게이트 전극(3a)을 형성한다.
여기서 헬리콘 소스 플라즈마 장비에서 폴리실리콘층(3)을 식각할 때는 두단계에 걸친 식각과정을 거친다. 먼저 제 1 식각은 메인식각으로 150SCCM의 유량을 갖도록 Cl2가스를 사용하여 진행하고, 제 2 식각은 오버식각으로 60SCCM의 유량을 갖도록 Cl2가스나 HBr가스를 사용하여 진행한다.
이후에 게이트 전극(3a) 양측 반도체 기판(1)에 n형 불순물 이온을 주입하여 LDD영역(6)을 형성하고, 이후에 반도체 기판(1)에 산화막을 증착한 후 이방성식각으로 게이트 전극(3a) 측면에 측벽스페이서(7)를 형성한다. 그리고 상기 측벽스페이서(7)와 게이트 전극(3a)을 마스크로 이용하여 게이트 전극(3a) 양측 반도체 기판(1)에 소오스/드레인 영역(8)을 형성한다.
상기와 같은 종래 반도체 소자의 이중게이트 형성방법은 다음과 같은 문제점이 있었다.
첫째, RIE 장비를 이용하여 n형으로 도핑된 게이트 전극을 식각하였을 경우에는 게이트 전극이 수직으로 식각되지 않고 휘어지게 식각되는 현상이 일어난다.
둘째, 헬리콘 소스 플라즈마 장비를 이용하여 n형으로 도핑된 게이트 전극을 식각할 때는 게이트 전극 하부의 게이트 산화막을 뚫고 들어가는 식각데미지가 발생하므로 소자의 신뢰성이 떨어진다.
본 발명은 이와 같은 문제를 해결하기 위하여 안출한 것으로 게이트전극의 프로파일 및 식각 데미지(damage) 문제를 해결하기에 적당한 반도체 소자의 이중게이트 형성방법을 제공하는 데 그 목적이 있다.
도 1a 내지 1d는 종래의 이중게이트 형성방법을 나타낸 공정단면도
도 2a는 MERIE 장비를 이용하여 게이트 전극을 식각하였을 경우의 단면도
도 2b는 Helicon 소스 플라즈마 장비를 이용하여 게이트 전극을 식각하였을 경우의 단면도
도 3a 내지 3f는 본 발명의 이중게이트 형성방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
11, 20: 반도체 기판 12, 22: 게이트 산화막
13, 21a: P웰 14, 21b: N웰
15a, 23a: n형 게이트 전극 15b, 23b: p형 게이트 전극
23: 폴리실리콘층 24, 25, 27: 감광막
26: BARC층
상기와 같은 목적을 달성하기 위한 본 발명 반도체 소자의 이중게이트 형성방법은 반도체 기판의 제 1 영역에 제 2 도전형 웰을 형성하는 공정과, 상기 반도체 기판의 제 2 영역에 제 1 도전형 웰을 형성하는 공정과, 상기 반도체 기판에 게이트 산화막과 도핑이 되지않은 폴리실리콘층을 증착하는 공정과, 상기 폴리실리콘층의 제 1 영역에 제 1 도전형 이온을 주입하는 공정과, 상기 폴리실리콘층의 제 2 영역에 제 2 도전형 이온을 주입하는 공정과, 상기 제 1, 제 2 영역에 게이트 마스크를 형성하고 수직 프로파일의 특성이 좋은 제 1 식각장비로 상기 제 1, 제 2 도전형 폴리실리콘층의 노출된 부분을 소정 깊이로 식각하는 공정과, 상기 게이트 마스크를 이용하여 상기 게이트 산화막과 상기 반도체 기판이 과도식각되는 것을 방지할 수 있는 제 2 식각장비에서 가스 유량을 변화시키면서 식각되고 남은 폴리실리콘층을 식각하는 것을 특징으로 한다.
반도체 기판에 NMOS 트랜지스터나 PMOS 트랜지스터를 형성하는 과정에서 NMOS 트랜지스터와 PMOS 트랜지스터의 게이트 전극을 모두 n형으로 도핑되도록 형성하면 n형으로 도핑된 PMOS 트랜지스터에서는 문턱전압을 조절하기가 어려웠다. 이와 같은 문제를 개선하기 위하여 본 발명은 PMOS 트랜지스터의 게이트 전극을 p형으로 도핑하여 문턱전압의 조절을 수월하게 하였다.
도면을 참조하여 본 발명 반도체 소자의 이중게이트 형성방법을 설명하면 다음과 같다.
도 2a는 MERIE 장비를 이용하여 게이트 전극을 식각하였을 경우의 단면도이고, 도 2b는 Helicon 타입의 장비를 이용하여 게이트 전극을 식각하였을 경우의 단면도이다.
먼저 게이트 전극이 n형이나 p형의 두 개의 도전성을 갖도록 형성한 이중(dual)게이트전극을 MERIE 장비나 Helicon 소스 플라즈마 장비를 이용하여 패터닝할 때의 각각의 게이트 전극(15a,15b)의 식각정도를 비교 설명하면 다음과 같다.
반도체 기판(11)내의 P웰(13)상에 n형으로 도핑된 게이트 전극(15a)과, N웰(14)상에 p형으로 도핑된 게이트 전극(15b)이 형성되어 있고, 이와 같이 n형으로 도핑된 게이트 전극(15a)과 p형으로 도핑된 게이트 전극(15b)을 MERIE 장비를 이용하여 패터닝하였을 경우에는 도 2a에 도시한 바와 같이 게이트 전극(15a) 측면의 중간 부분이 휘는 현상이 일어나거나, 게이트 전극(15b)의 아래부분이 위부분보다 덜 식각되어 벌어지는 현상이 일어난다.
다음으로 Helicon 소스 플라즈마 장비를 이용하여 게이트 전극(15a,15b)을 식각할 경우는 도 2b에 도시한 바와 같이 n형으로 도핑된 게이트 전극(15a)은 게이트 전극(15a) 측면의 반도체 기판(11)까지 식각되는 현상이 일어날 수 있고, 게이트 전극(15b)은 수직으로 프로파일 되거나 반도체 기판(11)까지 식각되지만 프로파일에는 거의 차이가 없게 형성된다.
이와 같이 MERIE 장비는 n형으로 도핑된 게이트 전극(15a)이 과도하게 식각되기는 하지만 반도체 기판(11)까지는 식각되지 않고, Helicon 소스 플라즈마 장비는 반도체 기판(11)은 식각되지만 수직으로 정확하게 프로파일 된다는 장점이 있다.
본 발명은 이와 같이 MERIE 장비와 Helicon 소스 플라즈마 장비의 장점을 이용하여 다단계로 게이트 전극을 식각하는 방법에 대한 것이다..
이와 같은 본 발명 반도체 소자의 이중게이트 형성방법을 도면을 참조하여 설명하면 다음과 같다.
도 3a 내지 3f는 본 발명의 이중게이트 형성방법을 나타낸 공정단면도이다.
도 3a에 도시한 바와 같이 P웰(21a)과 N웰(21b)이 형성된 반도체 기판(20)에 열산화법으로 게이트 산화막(22)을 형성한다. 그리고 상기 게이트 산화막(22)상에 2000∼2500Å정도의 두께를 갖는 폴리실리콘층(23)을 증착한다. 이때 폴리실리콘층(23)은 도핑이 되지않은 것이다.
도 3b에 도시한 바와 같이 상기 폴리실리콘층(23)에 감광막(24)을 도포한다. 이후에 p형으로 도핑된 게이트전극(23b)을 형성하기 위한 이온주입 공정을 한다. 이때 p형의 이온을 주입하기 위하여 폴리실리콘층(23)의 소정부분이 드러나도록 노광 및 현상공정으로 선택적으로 감광막(24)을 패터닝한다. 그리고 패터닝된 감광막(24)을 마스크로 하여 드러난 폴리실리콘층(23)에 10∼15KeV의 에너지로 1013∼1015의 농도를 갖도록 보론이온을 주입한다. 이후에 상기 감광막(24)을 제거한다.
도 3c에 도시한 바와 같이 폴리실리콘층(23)상에 감광막(25)을 도포한다. 이후에 n형으로 도핑된 게이트전극(23a)을 형성하기 위한 이온주입을 하기 위하여 폴리실리콘층(23)의 소정부분이 드러나도록 노광 및 현상공정으로 선택적으로 감광막(25)을 패터닝한다. 그리고 패터닝된 감광막(25)을 마스크로 하여 드러난 폴리실리콘층(23)에 10∼15KeV의 에너지로 1013∼1015의 농도를 갖도록 인(Phosphorus:P)이온을 주입한다. 이후에 상기 감광막(25)을 제거하고 세정공정을 한 후 800℃정도의 온도에서 30분∼1시간 정도 어닐링공정을 한다.
도 3d에 도시한 바와 같이 보론과 인이온이 주입된 폴리실리콘층(23)상에 반사방지막으로써 BARC(Bottom Anti-Reflection Coating)층(26)을 도포한다. 이후에 BARC층(26)상에 감광막(27)을 도포하고 p형과 n형으로 도핑된 게이트전극을 형성하기 위하여 감광막(27)을 노광 및 현상공정으로 선택적으로 패터닝한다. 이때 패터닝된 감광막(27)은 보론이온과 인이온이 주입된 폴리실리콘층(23)상의 소정부분에 각각 남았다.
도 3e에 도시한 바와 같이 350Watt, 8mTorr의 조건으로 O2가스와 SiO2가스가 주입된 상태에서 상기 패터닝된 감광막(27)을 마스크로 하여 BARC층(26)을 식각한다. 또한 패터닝된 감광막(27)과 BARC층(26)을 마스크로 이용하여 일차로 헬리콘(Helicon) 소오스 플라즈마 장비에서 상기 폴리실리콘층(23)을 이방성 식각한다. 이때 폴리실리콘층(23)은 식각조건을 조절하여 총두께의 50%∼80%정도만 식각되도록 한다.
폴리실리콘층(23)을 식각할 때 프로파일(Profile)은 수직하게 형성되도록 하고, 가스는 총 유량이 100SCCM이 되는 Cl2가스 및 HBr가스를 사용하며, 압력은 4∼5mTorr정도가 되도록 조절한다. 그리고 식각 에너지는 SP(Source Power)의 경우는 1000Watt를 그리고 BP(Bias Power)의 경우는 50∼150Watt 정도가 되도록 조절한다.
추가로 헬리콘 소스 플라즈마 장비로 주입되는 총가스유량은 10∼300SCCM의 범위가 되도록 조절할 수 있다.
이어서 도 3f에 도시한 바와 같이 50%∼80%정도가 식각된 폴리실리콘층(23)을 MERIE 식각장비로 옮긴다.
이때 MERIE장비내로 옮기는 과정에서 외부에 노출되어 생성된 자연산화막(Native Oxide)을 제거해주기 위하여 10SCCM의 유량을 갖는 CF4가스 상태에서 10초간 식각처리한다.
다음에 MERIE장비로 옮긴 후 총가스유량이 150SCCM(이때 총가스유량은 50∼300SCCM의 범위내에서 조절이 가능하다.)이 되는 Cl2가스 및 HBr 가스상태에서 폴리실리콘층(23)을 식각처리한다. 이후에 남은 폴리실리콘층(23)을 완전히 식각하기 위하여 총가스유량을 60SCCM(이때 총가스유량은 10∼200SCCM의 범위내에서 조절이 가능하다.)이상이 되도록 Cl2가스 및 HBr가스의 주입을 조절한 후 폴리실리콘층(23)을 60%이상 식각하여 잔여 폴리실리콘층(23)을 제거한다. 이때 MERIE 장비에서 60%이상 폴리실리콘층(23)을 식각할 수 있는 것은 특히 n형으로 도핑된 게이트 전극(23a)하부의 반도체 기판(20)이 과도식각되어 식각데미지가 발생할 염려가 없기 때문이다.
이후에 상기 감광막(27)과 BARC층(26)을 제거하고, 상기 N웰(21b)상의 p형으로 도핑된 게이트 전극(23b) 양측의 반도체 기판(20)표면내에 p형의 불순물이온을 주입하여 p형의 소오스/드레인 영역을 형성하며, P웰(21a)상의 n형으로 도핑된 게이트전극(23a) 양측의 반도체 기판(20)의 표면내에는 n형의 불순물이온을 주입하여 n형의 소오스/드레인 영역을 형성한다.
상기와 같은 본 발명 반도체 소자의 이중게이트 형성방법은 다음과 같은 효과가 있다.
첫째, Helicon 소스 플라즈마 장비를 이용하여 먼저 50%∼80%정도 폴리실리콘층을 식각하므로 수직 프로파일을 유지할 수 있다.
둘째, MERIE 장비로 나머지 폴리실리콘층을 식각할 때, 특히 n형으로 도핑된 폴리실리콘층을 식각하여 게이트 전극을 형성할 때 게이트 전극 하부의 게이트 산화막 및 반도체 기판까지 과도식각되는 것을 방지할 수 있으므로 소자의 신뢰성을 높일 수 있다.

Claims (11)

  1. 반도체 기판에 게이트 산화막과 도핑이 되지않은 폴리실리콘층을 증착하는 공정과,
    상기 폴리실리콘층의 제 1 영역에 제 1 도전형 이온을 주입하는 공정과,
    상기 폴리실리콘층의 제 2 영역에 제 2 도전형 이온을 주입하는 공정과,
    상기 제 1, 제 2 영역에 게이트 마스크를 형성하고 수직 프로파일의 특성이 좋은 제 1 식각장비로 노출된 상기 폴리실리콘층을 소정깊이로 식각하는 공정과,
    상기 게이트 산화막과 상기 반도체 기판이 과도식각되는 것을 방지할 수 있는 제 2 식각장비에서 가스 유량을 변화시키면서 식각되고 남은 상기 폴리실리콘층을 식각하는 것을 특징으로 하는 반도체 소자의 이중게이트 형성방법.
  2. 제 1 항에 있어서, 상기 제 1 식각장비는 헬리콘 소스 플라즈마장비를 이용하는 것을 특징으로 하는 반도체 소자의 이중게이트 형성방법.
  3. 제 1 항에 있어서, 상기 제 2 식각장비는 MERIE 장비를 이용하는 것을 특징으로 하는 반도체 소자의 이중게이트 형성방법.
  4. 제 1 항에 있어서, 상기 제 1 식각장비에서 식각할 때 사용하는 가스는 Cl2, HBr을 이용하는 것을 특징으로 하는 반도체 소자의 이중게이트 형성방법.
  5. 제 4 항에 있어서, 상기 Cl2, HBr 가스의 총유량은 10∼300SCCM이 되도록 사용하는 것을 특징으로 하는 반도체 소자의 이중게이트 형성방법.
  6. 제 1 항에 있어서, 상기 제 2 식각장비에서 남은 상기 폴리실리콘층의 식각 공정은 Cl2및 HBr가스를 이용하며, 상기 Cl2및 HBr가스의 총유량을 변화시키면서 단계적으로 진행함을 특징으로 하는 반도체 소자의 이중게이트 형성방법.
  7. 제 6 항에 있어서, 상기 제 2 식각장비에서 상기 폴리실리콘층을 단계적으로 식각할 때 첫 번째 식각 단계에서 상기 Cl2및 HBr 가스의총유량은50∼300SCCM되도록함을 특징으로 하는 반도체 소자의 이중게이트 형성방법.
  8. 제 6 항에 있어서, 상기 제 2 식각장비에서 상기 폴리실리콘층을단계적으로식각할 때 두 번째 식각단계에서는 상기 Cl2및 HBr 가스의 총유량은 10∼200SCCM이되도록함을특징으로 하는 반도체 소자의 이중게이트 형성방법.
  9. 제 1 항에 있어서, 상기 제 1 식각장비에서 제 2 식각장비로 이동하여 식각하기 전에 상기 제 2 식각장비에서 CF4 가스 처리를 하는 것을 특징으로 하는 반도체 소자의 이중게이트 형성방법.
  10. 제 9 항에 있어서, 상기 CF4 가스 처리시의 유량은 10SCCM이 되도록 하는 것을 특징으로 하는 반도체 소자의 이중게이트 형성방법.
  11. 반도체 기판에 게이트 산화막과 도핑이 되지 않은 폴리실리콘층을 증착하는 공정과,
    상기 폴리실리콘층의 제 1 영역에 제 1 도전형 이온을 주입하는 공정과,
    상기 폴리실리콘층의 제 2 영역에 제 2 도전형 이온을 주입하는 공정과,
    게이트 형성 마스크를 형성하고 헬리콘 소스 플라즈마 장비에서 노출된 상기 폴리실리콘층을 소정 깊이로 식각하는 공정과,
    RIE 장비에서 가스 유량을 변화시키면서 상기 남은 폴리실리콘층을 식각하는 것을 특징으로 하는 반도체 소자의 이중게이트 형성방법.
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