JP2003243531A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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Abstract

(57)【要約】 【課題】 デュアルゲート構造のＣＭＯＳトランジスタ
において、ＰチャネルＭＯＳトランジスタのゲート電極
の空乏化を抑制すると共に、不純物の突き抜けを抑制し
た半導体装置の製造方法を提供する。 【解決手段】 ＢＣｌ3（三塩化ボロン）などのボロン
を含有する化合物を含んだ材料ガス中でのＣＶＤ成長に
より、ボロンを含んだドープトポリシリコン層ＰＳ２を
形成することで、領域ＰＲにおけるゲート電極１１が除
去された後の開口部にドープトポリシリコン層ＰＳ２を
充填する。このポリシリコン層ＰＳ２中には、ボロン原
子が高い活性化率で一様に分布している。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に、デュアルゲート構造を有する半導体装置に関す
る。
【０００２】
【従来の技術】半導体集積回路を製造する上で、ＣＭＯ
Ｓ（Complementary MOS）トランジスタを用いること
は、消費電力の低下や、より大きな動作マージンの確保
などに有利であり、現在広く使用されている。ＣＭＯＳ
トランジスタには大きく分けると、シングルゲート構造
とデュアルゲート構造とがある。
【０００３】シングルゲート構造とは、ＣＭＯＳトラン
ジスタを構成するＮチャネルＭＯＳトランジスタおよび
ＰチャネルＭＯＳトランジスタのゲート電極が、共にポ
リシリコンで構成され、ゲート電極中の不純物の導電型
がＮ型になっている構造である。なお一般に、Ｎ型不純
物としてはリンが導入されている。
【０００４】ゲート電極中のリンは、ゲートポリシリコ
ン層を形成する際に、ガス中にリンを含ませることによ
って導入されるので、ゲートポリシリコン層中のリン
は、全体に渡って、ほぼ均一の濃度に分布することにな
る。このように不純物を含むポリシリコン層を、一般的
にはドープトポリシリコン層と呼んでいる。本願では、
このようにして形成した不純物ポリシリコン層を、ドー
プトポリシリコン層と呼称する。
【０００５】一方、デュアルゲート構造は、Ｎチャネル
ＭＯＳトランジスタには、Ｎ型不純物を有するポリシリ
コンゲート、ＰチャネルＭＯＳトランジスタにはＰ型不
純物を有するポリシリコンゲートを用いている。
【０００６】通常、デュアルゲート構造は、ＣＶＤ法に
よるゲートポリシリコン層形成時には不純物の導入は行
わず、その後、ＮチャネルＭＯＳトランジスタのゲート
電極にはＮ型不純物を、ＰチャネルＭＯＳトランジスタ
のゲートにはＰ型不純物を、それぞれイオン注入により
注入することで形成される。
【０００７】これらシングルゲート構造およびデュアル
ゲート構造には、それぞれ長所、短所が存在する。
【０００８】＜シングルゲート構造の従来例＞図１６
は、一般的なシングルゲート構造のＣＭＯＳトランジス
タを示す断面図であり、ＮチャネルＭＯＳトランジスタ
１００とＰチャネルＭＯＳトランジスタ２００とを備え
ている。
【０００９】ＮチャネルＭＯＳトランジスタ１００は、
シリコン基板１の主面上に、選択的に配設されたゲート
絶縁膜１０２と、ゲート絶縁膜１０２上に配設されたゲ
ート電極１０１と、ゲート電極１０１およびゲート絶縁
膜１０２の側面に配設されたサイドウォール絶縁膜１０
３と、ゲート電極１０１の側面外方のシリコン基板１の
主面内に間隔を開けて対向して配設された１対のソース
・ドレイン層１０４と、１対のソース・ドレイン層１０
４の向かい合う端縁部から対向する方向に延在する１対
のエクステンション層１０５とを有している。なお、ゲ
ート電極１０１はその内部にＮ型不純物を含んでいる。
【００１０】ＮチャネルＭＯＳトランジスタ１００にお
いては、ゲート絶縁膜１０２下部の１対のエクステンシ
ョン層１０５の間のシリコン基板１の表面内にチャネル
が形成されるので、表面チャネル構造（以後、ＳＣ構造
と呼称）のトランジスタと呼称される。
【００１１】ソース・ドレインエクステンション層は、
ソース・ドレイン層よりも浅い接合となるように形成さ
れる不純物層であり、ソース・ドレイン主要層と同一導
電型であり、ソース・ドレイン層として機能するのでソ
ース・ドレインエクステンション層と呼称されるが、本
願の説明においては便宜的にエクステンション層と呼称
する。
【００１２】ＰチャネルＭＯＳトランジスタ２００は、
シリコン基板１の主面上に、選択的に配設されたゲート
絶縁膜２０２と、ゲート絶縁膜２０２上に配設されたゲ
ート電極２０１と、ゲート電極２０１およびゲート絶縁
膜２０２の側面に配設されたサイドウォール絶縁膜２０
３と、ゲート電極２０１の側面外方のシリコン基板１の
主面内に間隔を開けて対向して配設された１対のソース
・ドレイン層２０４と、１対のソース・ドレイン層２０
４の間のシリコン基板１の主面表面内に配設された埋め
込み層２０６とを備えている。なお、ゲート電極２０１
はその内部にＮ型不純物を含んでいる。
【００１３】埋め込み層２０６はＰ型不純物を低濃度に
有しており、ＰチャネルＭＯＳトランジスタ２００は埋
め込みチャネル構造（以後、ＢＣ構造と呼称）のトラン
ジスタと呼称される。
【００１４】ここで、ＮチャネルＭＯＳトランジスタ１
００およびＰチャネルＭＯＳトランジスタ２００の形成
領域は、シリコン基板１の主面内に設けられた分離酸化
膜２によって分けられている。
【００１５】このように、ＰチャネルＭＯＳトランジス
タ２００がＢＣ構造となっているのは、ゲート電極１０
１および２０１が、何れもＮ型不純物を含むこと、すな
わちシングルゲート構造のＣＭＯＳトランジスタである
ことに起因している。
【００１６】チャネル構造をＢＣ構造とすることで、Ｐ
チャネルＭＯＳトランジスタ２００のゲート電極２０１
にＮ型不純物が含まれていても、しきい値を低減できる
が、一般に、ＢＣ構造は微細化が難しく、高集積化のた
めのトランジスタサイズの縮小に困難をもたらす。
【００１７】なお、シングルゲート構造としては、図１
６とは逆に、ＮチャネルＭＯＳトランジスタおよびＰチ
ャネルＭＯＳトランジスタのゲート電極に、Ｐ型不純物
を含んでいる場合も考えられる。しかし、この場合は、
ＰチャネルＭＯＳトランジスタがＳＣ構造となる代わり
に、ＮチャネルＭＯＳトランジスタをＢＣ構造にするこ
とになるので、微細化に困難が生じることは同様であ
る。
【００１８】また、ゲートポリシリコン層の形成時にＰ
型不純物としてボロン（Ｂ）を導入すると、その後の熱
処理、例えばソース・ドレイン層形成時のアニールによ
り、ボロンがゲート絶縁膜を突き抜けてゲート電極から
シリコン基板に移動するボロンの突き抜け（penertrati
on）が起こる可能性が高い。ボロンの突き抜けは、Ｐチ
ャネルＭＯＳトランジスタのしきい値（Ｖth）のバラツ
キ等の原因になる。
【００１９】＜デュアルゲート構造の従来例＞図１７
は、一般的なデュアルゲート構造のＣＭＯＳトランジス
タを示す断面図であり、ＮチャネルＭＯＳトランジスタ
３００とＰチャネルＭＯＳトランジスタ４００とを備え
ている。
【００２０】ＮチャネルＭＯＳトランジスタ３００は、
シリコン基板１の主面上に、選択的に配設されたゲート
絶縁膜３０２と、ゲート絶縁膜３０２上に配設されたゲ
ート電極３０１と、ゲート電極３０１およびゲート絶縁
膜３０２の側面に配設されたサイドウォール絶縁膜３０
３と、ゲート電極３０１の側面外方のシリコン基板１の
主面内に間隔を開けて対向して配設された１対のソース
・ドレイン層３０４と、１対のソース・ドレイン層３０
４の向かい合う端縁部から対向する方向に延在する１対
のエクステンション層３０５とを有している。なお、ゲ
ート電極３０１はその内部にＮ型不純物を含んでいる。
【００２１】ＮチャネルＭＯＳトランジスタ３００にお
いては、ゲート絶縁膜３０２下部の１対のエクステンシ
ョン層３０５の間のシリコン基板１の表面内にチャネル
が形成されるＳＣ構造のトランジスタである。
【００２２】ＰチャネルＭＯＳトランジスタ４００は、
シリコン基板１の主面上に、選択的に配設されたゲート
絶縁膜４０２と、ゲート絶縁膜４０２上に配設されたゲ
ート電極４０１と、ゲート電極４０１およびゲート絶縁
膜４０２の側面に配設されたサイドウォール絶縁膜４０
３と、ゲート電極４０１の側面外方のシリコン基板１の
主面内に間隔を開けて対向して配設された１対のソース
・ドレイン層４０４と、１対のソース・ドレイン層４０
４の向かい合う端縁部から対向する方向に延在する１対
のエクステンション層４０５とを有している。なお、ゲ
ート電極４０１はその内部にＰ型不純物を含んでいる。
【００２３】ここで、ＮチャネルＭＯＳトランジスタ３
００およびＰチャネルＭＯＳトランジスタ４００の形成
領域は、シリコン基板１の主面内に設けられた分離酸化
膜２によって分けられている。
【００２４】このように、ＮチャネルＭＯＳトランジス
タ３００およびＰチャネルＭＯＳトランジスタ４００
は、共にＳＣ構造であり、微細化という点では有利であ
る。
【００２５】しかし、デュアルゲート構造においては、
ゲート電極の空乏化という問題がある。すなわち、イオ
ン注入によってゲートポリシリコン層に導入された不純
物原子の濃度は一様ではなく、ゲート電極の底部（ゲー
ト絶縁膜と接する側）では不純物濃度は低くなってしま
う。特に、ＰチャネルＭＯＳトランジスタのゲート電極
では、イオン注入されたボロン原子を効率よく活性化す
ることは難しい。そのため、デュアルゲート構造のＣＭ
ＯＳトランジスタでは、ＰチャネルＭＯＳトランジスタ
のゲート電極内に比較的厚い空乏層が生じる。この空乏
層は、ゲート絶縁膜と同じような働きをするため、事実
上、ゲート絶縁膜が厚くなったことに相当し、Ｐチャネ
ルＭＯＳトランジスタのドレイン電流の駆動能力を下げ
てしまうことになる。
【００２６】ＰチャネルＭＯＳトランジスタのゲート電
極の空乏化を防ぐためには、ゲートにイオン注入される
ボロン原子の量を増やす、あるいは、活性化のためのア
ニール温度を高めて、ボロンの活性化率を上げる方法が
ある。しかし、これらの処置は、上述したボロンの突き
抜けを加速してしまうことにつながり、デュアルゲート
構造のＣＭＯＳトランジスタにおいては、ＰチャネルＭ
ＯＳトランジスタの空乏化抑制と突き抜け抑制の両立が
大きな問題となっている。
【００２７】
【発明が解決しようとする課題】以上説明したように、
半導体装置の微細化のためには、ＮチャネルＭＯＳトラ
ンジスタとＰチャネルＭＯＳトランジスタの双方がＳＣ
構造となるのが望ましく、デュアルゲート構造を採用す
ることが望ましいが、デュアルゲート構造を得るために
は、従来は、少なくとも１方のゲート電極にイオン注入
によって不純物を導入していた。そして、ＰチャネルＭ
ＯＳトランジスタのゲート電極にイオン注入によってボ
ロンを導入した場合、空乏化の問題が生じ、これを改善
するために、注入量を増やしたり熱処理温度を上げたり
すると、ボロンは比較的拡散しやすい元素であるので、
ボロンの突き抜けが起こりやすくなる。
【００２８】本発明は、このような問題を解決するため
になされたもので、デュアルゲート構造のＣＭＯＳトラ
ンジスタにおいて、ＰチャネルＭＯＳトランジスタのゲ
ート電極の空乏化を抑制すると共に、不純物の突き抜け
を抑制した半導体装置の製造方法を提供することを目的
とする。
【００２９】
【課題を解決するための手段】本発明に係る請求項１記
載の半導体装置は、半導体基板上に配設されたＮチャネ
ルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジ
スタを備えた半導体装置であって、前記ＮチャネルＭＯ
Ｓトランジスタは、前記半導体基板の表面上に選択的に
配設された第１のゲート絶縁膜と、前記第１のゲート絶
縁膜上に配設された第１のゲート電極とを有し、前記Ｐ
チャネルＭＯＳトランジスタは、前記半導体基板の表面
上に選択的に配設された第２のゲート絶縁膜と、前記第
２のゲート絶縁膜上に配設された第２のゲート電極とを
有し、前記第１のゲート電極は、その内部にＮ型不純物
を含む第１のドープトポリシリコン層で構成され、前記
第２のゲート電極は、その内部にＰ型不純物を含む第２
のドープトポリシリコン層で構成されている。
【００３０】本発明に係る請求項２記載の半導体装置
は、少なくとも前記第１および第２のゲート電極の上端
面に接触するように配設された配線層をさらに備え、前
記配線層は、その内部にＰ型不純物を含む第３のドープ
トポリシリコン層を有し、前記第３のドープトポリシリ
コン層が前記第１および第２のゲート電極の上端面に接
触するように配設される。
【００３１】本発明に係る請求項３記載の半導体装置
は、前記ＮチャネルＭＯＳトランジスタおよび前記Ｐチ
ャネルＭＯＳトランジスタは、前記第１および第２のゲ
ート電極の側面外方の前記半導体基板の表面内に配設さ
れた１対のＮ型ソース・ドレイン層およびＰ型ソース・
ドレイン層をそれぞれ備え、前記第３のドープトポリシ
リコン層は、前記１対のＮ型ソース・ドレイン層の何れ
か一方、または、前記１対のＰ型ソース・ドレイン層の
何れか一方にコンタクトホールを通して電気的に接続さ
れる。
【００３２】本発明に係る請求項４記載の半導体装置
は、前記配線層は、前記第３のドープトポリシリコン層
上に配設されたシリサイド層をさらに有する。
【００３３】本発明に係る請求項５記載の半導体装置
は、半導体基板上に配設されたＮチャネルＭＯＳトラン
ジスタおよびＰチャネルＭＯＳトランジスタを備えた半
導体装置であって、前記ＮチャネルＭＯＳトランジスタ
は、前記半導体基板の表面上に選択的に配設された第１
のゲート絶縁膜と、前記第１のゲート絶縁膜上に配設さ
れた第１のゲート電極とを有し、前記ＰチャネルＭＯＳ
トランジスタは、前記半導体基板の表面上に選択的に配
設された第２のゲート絶縁膜と、前記第２のゲート絶縁
膜上に配設された第２のゲート電極とを有し、前記第１
のゲート電極は、その内部にＮ型不純物を含む第１のド
ープトポリシリコン層で構成され、前記第２のゲート電
極は少なくとも１層の金属層で構成されている。
【００３４】本発明に係る請求項６記載の半導体装置
は、前記少なくとも１層の金属層が、前記第２のゲート
絶縁膜に接するように配設されたバリアメタル層と、前
記バリアメタル層上に配設されたゲート金属層とを有す
る。
【００３５】本発明に係る請求項７記載の半導体装置
は、少なくとも前記第２のゲート絶縁膜が、高誘電体膜
で構成される。
【００３６】本発明に係る請求項８記載の半導体装置
は、前記高誘電体膜が、Ｔａ2Ｏ5あるいはＨｆＯ2であ
る。
【００３７】本発明に係る請求項９記載の半導体装置の
製造方法は、半導体基板上に配設されたＮチャネルＭＯ
ＳトランジスタおよびＰチャネルＭＯＳトランジスタを
備えた半導体装置の製造方法であって、前記半導体基板
の全面に、第１の絶縁膜、その内部にＮ型不純物を含む
第１のドープトポリシリコン層を順に形成する工程(ａ)
と、前記第１のドープトポリシリコン層をパターニング
して、前記半導体基板の表面上に、第１のゲート絶縁膜
および第１のゲート電極で構成される第１のゲート積層
構造と、第２のゲート絶縁膜およびダミーゲート電極で
構成される第２のゲート積層構造とを形成する工程(ｂ)
と、前記第１および第２のゲート積層構造の側面外方の
前記半導体基板の主面内に、１対のＮ型ソース・ドレイ
ン層および１対のＰ型ソース・ドレイン層を形成する工
程(ｃ)と、前記工程(ｃ)の後に、前記ダミーゲート電極
を除去して、代わりに、その内部にＰ型不純物を含む第
２のドープトポリシリコン層を充填して第２のゲート電
極を形成する工程(ｄ)とを備えている。
【００３８】本発明に係る請求項１０記載の半導体装置
の製造方法は、前記工程(ｄ)が、前記前記第１および第
２のゲート積層構造を完全に覆うように前記半導体基板
上に層間絶縁膜を形成する工程(ｄ−１)と、前記ダミー
ゲート電極を除去した後、前記層間絶縁膜上の全面に前
記第２のドープトポリシリコン層を形成することで、前
記ダミーゲート電極を除去した後の開口部に前記第２の
ドープトポリシリコン層を充填して、前記第２のゲート
電極を形成する工程(ｄ−２)とを有する。
【００３９】本発明に係る請求項１１記載の半導体装置
の製造方法は、前記工程(ｄ−２)が、前記第１および第
２のゲート電極の上端面が前記層間絶縁膜の主面に露出
するように、前記層間絶縁膜上の前記第２のドープトポ
リシリコン層を完全に除去する工程を含んでいる。
【００４０】本発明に係る請求項１２記載の半導体装置
の製造方法は、前記工程(ｄ−２)が少なくとも前記第１
および第２のゲート電極の上部に前記第２のドープトポ
リシリコン層が残るように前記層間絶縁膜上の前記第２
のドープトポリシリコン層をパターニングして第３のド
ープトポリシリコン層とし、少なくとも前記第１および
第２のゲート電極の上端面に接触する前記第３のドープ
トポリシリコン層を構成要素として有する配線層を形成
する工程を含んでいる。
【００４１】本発明に係る請求項１３記載の半導体装置
の製造方法は、前記工程(ｄ−２)が、前記第２のドープ
トポリシリコン層をパターニングする工程の後に、パタ
ーニングされた前記第２のドープトポリシリコン層上に
シリサイド層を形成する工程をさらに含んでいる。
【００４２】本発明に係る請求項１４記載の半導体装置
の製造方法は、半導体基板上に配設されたＮチャネルＭ
ＯＳトランジスタおよびＰチャネルＭＯＳトランジスタ
を備えた半導体装置の製造方法であって、前記半導体基
板の全面に、第１の絶縁膜、その内部にＮ型不純物を含
む第１のドープトポリシリコン層を順に形成する工程
(ａ)と、前記第１のドープトポリシリコン層をパターニ
ングして、前記半導体基板の表面上に、第１のゲート絶
縁膜および第１のゲート電極で構成される第１のゲート
積層構造と、第２のゲート絶縁膜およびダミーゲート電
極で構成される第２のゲート積層構造とを形成する工程
(ｂ)と、前記第１および第２のゲート積層構造の側面外
方の前記半導体基板の主面内に、１対のＮ型ソース・ド
レイン層およびＰ型ソース・ドレイン層を形成する工程
(ｃ)と、前記工程(ｃ)の後に、前記ダミーゲート電極を
除去して、代わりに、その内部に金属層を充填して第２
のゲート電極を形成する工程(ｄ)とを備えている。
【００４３】本発明に係る請求項１５記載の半導体装置
の製造方法は、前記工程(ｄ)が、前記前記第１および第
２のゲート積層構造を完全に覆うように前記半導体基板
上に層間絶縁膜を形成する工程(ｄ−１)と、前記ダミー
ゲート電極を除去した後、前記層間絶縁膜上の全面に前
記金属層を形成することで、前記ダミーゲート電極を除
去した後の開口部に前記金属層を充填して、前記第２の
ゲート電極を形成する工程(ｄ−２)とを有する。
【００４４】本発明に係る請求項１６記載の半導体装置
の製造方法は、前記工程(ｄ−２)が、前記層間絶縁膜上
の全面にバリアメタル層を形成する工程と、前記バリア
メタル層上にゲート金属層とを形成する工程とを含み、
前記バリアメタル層と前記ゲート金属層とで前記金属層
を構成する。
【００４５】本発明に係る請求項１７記載の半導体装置
の製造方法は、前記工程(ｄ)が、前記ダミーゲート電極
を除去した後、前記第２のゲート絶縁膜を一旦除去する
工程と、前記第２のゲート電極を形成するのに先立っ
て、絶縁膜で再度前記第２のゲート絶縁膜を形成する工
程とを有する。
【００４６】本発明に係る請求項１８記載の半導体装置
の製造方法は、前記絶縁膜が、Ｔａ 2Ｏ5あるいはＨｆＯ
2である。
【００４７】
【発明の実施の形態】＜Ａ．実施の形態１＞ ＜Ａ−１．製造方法＞本発明に係る実施の形態１の半導
体装置の製造方法について、製造工程を順に示す断面図
である図１〜図５を用いて説明する。
【００４８】まず、図１に示す工程において、半導体基
板１の主面内に分離酸化膜２を選択的に形成して、Ｎチ
ャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトラ
ンジスタを形成する領域ＮＲおよびＰＲを規定する。そ
して、領域ＮＲにはＰ型不純物を、領域ＰＲにはＮ型不
純物をイオン注入して、ウェル領域およびチャネル注入
領域（何れも図示は省略）を形成する。
【００４９】その後、シリコン基板１の主面全面に厚さ
３ｎｍ程度のシリコン酸化膜ＯＸ１を形成する。このシ
リコン酸化膜ＯＸ１が、後にゲート絶縁膜となる。
【００５０】続いて、ＰＣｌ3（三塩化リン）などのリ
ンを含有する化合物を含んだ材料ガスを用いたＣＶＤ法
により、シリコン酸化膜ＯＸ１上に、厚さ２００ｎｍ程
度のドープトポリシリコン層ＰＳ１を形成する。このド
ープトポリシリコン層ＰＳ１中には、リン原子が高い活
性化率で（同程度の濃度の不純物がイオン注入された場
合に比べて）一様に分布しており、以下においてはＮ型
ドープトポリシリコン層と呼称する場合もある。なお、
ドープトポリシリコン層ＰＳ１中には、５×１０19〜５
×１０20／ｃｍ3の濃度範囲でＮ型不純物が含まれてい
る。
【００５１】その後、ドープトポリシリコン層ＰＳ１上
に、厚さ８０ｎｍ程度のＴＥＯＳ酸化膜ＯＸ２をＣＶＤ
法により形成する。
【００５２】次に、図２に示す工程において、ＴＥＯＳ
酸化膜ＯＸ２上に、ゲート電極の平面パターンを有する
レジストマスク（図示せず）を形成し、当該レジストマ
スクを用いてＴＥＯＳ酸化膜ＯＸ２をエッチングする。
このエッチングにより、ＴＥＯＳ酸化膜ＯＸ２は、ゲー
ト電極の平面パターンを有するようにパターニングされ
る。
【００５３】その後、パターニングされたＴＥＯＳ酸化
膜ＯＸ２をハードマスクとして用いて、エッチングによ
りドープトポリシリコン層ＰＳ１およびシリコン酸化膜
ＯＸ１をパターニングして、領域ＮＲおよびＰＲのそれ
ぞれに、ゲート電極１１、ゲート絶縁膜１２およびＴＥ
ＯＳ酸化膜１４で構成される第１および第２のゲート積
層構造を形成する。
【００５４】なお、ＴＥＯＳ酸化膜１４は、後に説明す
るソース・ドレイン層上にシリサイド層を形成する際
に、ゲート電極１１上にシリサイド層を形成しないため
の保護膜としても機能するが、ソース・ドレイン層上に
シリサイド層を形成しないのであれば、第１および第２
のゲート積層構造として、必ずしもＴＥＯＳ酸化膜１４
を含む必要はない。
【００５５】そして領域ＰＲ上をレジストマスク（図示
せず）で覆い、領域ＮＲにおいては、第１のゲート積層
構造を注入マスクとしてＮ型不純物を注入し、ゲート電
極１１の側面外方のシリコン基板１の主面内に間隔を開
けて対向する１対のエクステンション層１５を形成す
る。また、領域ＮＲ上をレジストマスク（図示せず）で
覆い、領域ＰＲにおいては、第２のゲート積層構造を注
入マスクとしてＰ型不純物を注入し、ゲート電極１１の
側面外方のシリコン基板１の主面内に間隔を開けて対向
する１対のエクステンション層２５を形成する。
【００５６】なお、エクステンション層１５および２５
の形成に続いて、シリコン基板１を傾けるなどして、ゲ
ート電極１１の直下の部分にまで延在するイオン注入を
行って、ポケット層を形成しても良い。
【００５７】領域ＮＲおよびＰＲにそれぞれ形成される
ポケット層は、エクステンション層１５および２５とは
それぞれ反対の導電型の不純物を注入して形成され、ド
レイン層からの空乏層の水平方向の広がりを抑制してパ
ンチスルーを防止する目的で設けられるものである。
【００５８】次に、領域ＮＲおよびＰＲにおける第１お
よび第２のゲート積層構造を被覆するようにシリコン基
板１の全面に、ＣＶＤ法によりシリコン窒化膜を形成す
る。その後、異方性エッチング等により当該シリコン窒
化膜をエッチバックして、第１および第２のゲート積層
構造の側面にシリコン窒化膜のサイドウォールスペーサ
１３を形成する。
【００５９】その後、領域ＰＲ上をレジストマスク（図
示せず）で覆い、領域ＮＲにおいては、第１のゲート積
層構造およびサイドウォールスペーサ１３を注入マスク
としてＮ型不純物（例えばヒ素）を注入し、ゲート電極
１１の側面外方のシリコン基板１の主面内に間隔を開け
て対向する１対のソース・ドレイン層１６を形成する。
また、領域ＮＲ上をレジストマスク（図示せず）で覆
い、領域ＰＲにおいては、第２のゲート積層構造および
サイドウォールスペーサ１３を注入マスクとしてＰ型不
純物（例えばボロン）を注入し、ゲート電極１１の側面
外方のシリコン基板１の主面内に間隔を開けて対向する
１対のソース・ドレイン層２６を形成する。なお、ソー
ス・ドレイン層１６および２６の形成に際しては、不純
物の注入後、活性化アニールを行う。
【００６０】その後、必要に応じてシリコン基板１の主
面全面に蒸着等により高融点金属、例えばコバルト層を
形成し、熱処理を加えることで、シリコンとコバルトと
をシリサイド反応させてシリコン表面とコバルト膜との
接触部分にシリサイド層１７を形成する。ここでは、ソ
ース・ドレイン層１６および２６の表面にのみシリサイ
ド層１７が形成され、図２に示す構成が得られる。
【００６１】次に、図３に示す工程において、シリコン
基板１の主面上に、厚さ１５００ｎｍ程度の層間絶縁膜
ＺＬ１を形成し、第１および第２のゲート積層構造およ
びサイドウォールスペーサ１３を完全に覆う。その後、
ＣＭＰ（Chemical Mechanical Polish）により層間絶縁
膜ＺＬ１を研磨すると共に、ＴＥＯＳ酸化膜１４の全部
およびサイドウォールスペーサ１３の上端部を研磨し
て、ゲート電極１１の最上部表面を露出させる。
【００６２】そして、領域ＰＲにおけるゲート電極１１
の上部が開口部ＯＰとなり、それ以外の部分が覆われる
ようにレジストマスクＲＭ１をパターニングし、水酸化
カリウム（ＫＯＨ）液またはアンモニア水を用いたウェ
ットエッチングにより、領域ＰＲにおけるゲート電極１
１を除去する。このように、領域ＰＲにおけるゲート電
極１１は除去されてしまうので、ダミーゲート電極と呼
称できる。ここで、層間絶縁膜ＺＬ１をシリコン窒化膜
で形成しておけば、ゲート電極１１の除去に際して、レ
ジストマスクＲＭ１の開口部ＯＰが層間絶縁膜ＺＬ１上
に及んだ場合でも層間絶縁膜ＺＬ１が除去されることを
防止できる。
【００６３】また、層間絶縁膜ＺＬ１をシリコン窒化膜
で形成しておけば、シリコン窒化膜はフッ酸（ＨＦ）と
硝酸（ＨＮＯ3）との混合液でも溶けにくいので、当該
混合液を用いて、領域ＰＲにおけるゲート電極１１を除
去することができる。この場合、領域ＰＲにおけるゲー
ト絶縁膜１２がシリコン酸化膜で形成されていると、同
時に除去される可能性があるが、ゲート絶縁膜１２を除
去した後に、エッチング等の影響を受けていない新たな
ゲート絶縁膜を形成するようにすれば、ゲート絶縁膜の
信頼性を向上することができる。
【００６４】その後、レジストマスクＲＭ１を除去し、
図４に示す工程においてＢＣｌ3（三塩化ボロン）など
のボロンを含有する化合物を含んだ材料ガス中でのＣＶ
Ｄ成長により、層間絶縁膜ＺＬ１の全面にボロンを含ん
だドープトポリシリコン層ＰＳ２を形成することで、領
域ＰＲにおけるゲート電極１１が除去された後の開口部
にドープトポリシリコン層ＰＳ２を充填する。
【００６５】このポリシリコン層ＰＳ２中には、ボロン
原子が高い活性化率で（同程度の濃度の不純物がイオン
注入された場合に比べて）一様に分布しており、以下に
おいてはＰ型ドープトポリシリコン層と呼称する場合も
ある。なお、ドープトポリシリコン層ＰＳ２中には、５
×１０19〜５×１０20／ｃｍ3の濃度範囲でＰ型不純物
が含まれている。
【００６６】なお、領域ＰＲにおけるゲート電極１１が
除去された後の開口部の深さは２００ｎｍ程度となる
が、ドープトポリシリコン層ＰＳ２の厚さは、開口部の
深さと同程度、あるいはシリコン基板１上に形成される
複数のＰチャネルＭＯＳトランジスタのゲート電極のう
ち、最長のゲート長の半分程度で良い。
【００６７】次に、エッチバックまたはＣＭＰ処理によ
り、層間絶縁膜ＺＬ１上のドープトポリシリコン層ＰＳ
２を除去し、層間絶縁膜ＺＬ１を露出させることで、領
域ＰＲにはボロンを含んだゲート電極２１を有するＰチ
ャネルＭＯＳトランジスタＰ１が形成され、領域ＮＲに
おいてはリンを含んだゲート電極１１を有するＮチャネ
ルＭＯＳトランジスタＮ１が形成されることになる。
【００６８】なお、ゲート電極１１および２１上に選択
的にコバルトシリサイド層１８を形成し、必要であれば
層間絶縁膜ＺＬ１上に層間絶縁膜ＺＬ２を形成して、Ｐ
チャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯ
ＳトランジスタＮ１を完全に覆う。その後、層間絶縁膜
ＺＬ１およびＺＬ２を貫通してシリサイド層１７に到達
するコンタクトホールＣＨ１、および、層間絶縁膜ＺＬ
２を貫通してシリサイド層１８に到達するコンタクトホ
ールＣＨ２を形成する。
【００６９】そして、コンタクトホールＣＨ１およびＣ
Ｈ２内にタングステン等の導電体を埋め込んで、コンタ
クトプラグＣＰ１およびＣＰ２を形成する。さらに、ア
ルミニウム配線等を用いて、コンタクトプラグＣＰ１お
よびＣＰ２を電気的に接続することで所望のＣＭＯＳト
ランジスタ１０００を得る。
【００７０】なお、コンタクトプラグＣＰ１およびＣＰ
２の形成に際しては、予めコンタクトホールＣＨ１およ
びＣＨ２内を、ＴｉＮ等のバリアメタルで被覆した後、
タングステン等を埋め込むようにしても良い。
【００７１】＜Ａ−２．作用効果＞以上説明した実施の
形態１の半導体装置の製造方法によれば、ＮチャネルＭ
ＯＳトランジスタＮ１は、Ｎ型不純物を有するゲート電
極１１を有し、ＰチャネルＭＯＳトランジスタＰ１は、
Ｐ型不純物を有するゲート電極２１を備えることになる
ので、２つのＭＯＳトランジスタが、共にＳＣ構造とな
ったデュアルゲート構造のＣＭＯＳトランジスタを得る
ことができ、微細化に対応したＭＯＳトランジスタの製
作が容易になる。
【００７２】また、ゲート電極２１は、ＣＶＤ法による
形成時にボロンを導入するため、高い活性化率でボロン
原子が一様に分布するため、ゲート電極の空乏化が抑制
されるだけでなく、ボロン導入後に、活性化アニールを
行う必要がないので、高温熱処理に伴う熱拡散によるゲ
ート電極からシリコン基板１へのボロンの突き抜けが防
止される。
【００７３】従って、ゲート電極の空乏化により、Ｐチ
ャネルＭＯＳトランジスタのドレイン電流の駆動能力が
低下することがなく、ボロンの突き抜けによりＰチャネ
ルＭＯＳトランジスタのしきい値のバラツキが発生する
ことを防止したＣＭＯＳトランジスタを得ることができ
る。
【００７４】＜Ａ−３．変形例＞以上説明した実施の形
態１の半導体装置の製造方法においては、図３を用いて
説明したように、領域ＰＲにおけるゲート電極１１を除
去した後、ゲート絶縁膜１２はそのままでボロンを含ん
だドープトポリシリコン層ＰＳ２を形成する例を示した
が、ゲート絶縁膜１２を除去した後、新たなゲート絶縁
膜を形成するようにしても良い。
【００７５】すなわち、図３を用いて説明した工程を経
て領域ＰＲにおけるゲート電極１１を除去した後、図６
に示すようにフッ酸（ＨＦ）等を用いてシリコン酸化膜
で構成されるゲート絶縁膜１２を除去する。なお、サイ
ドウォールスペーサ１３はシリコン窒化膜で構成される
ので、ゲート絶縁膜１２の除去に際しては影響を受けな
い。
【００７６】その後、レジストマスクＲＭ１を除去し、
図７に示す工程において熱酸化を行うことで、サイドウ
ォールスペーサ１３で囲まれる開口部の底面にシリコン
酸化膜のゲート絶縁膜１２１を形成する。以後、図４お
よび図５を用いて説明した工程を経ることで、Ｐチャネ
ルＭＯＳトランジスタのゲート絶縁膜に対する信頼性が
向上したＣＭＯＳトランジスタを得ることができる。
【００７７】また、図７に示す工程において熱酸化を行
う代わりに、シリコン基板１の全面にＴａ2Ｏ5などの高
誘電体膜をスパッタリング法やＣＶＤ法で形成して、ゲ
ート絶縁膜としても良い。この場合、高誘電体膜はサイ
ドウォールスペーサ１３で囲まれる開口部の内壁を被覆
するように配設される。
【００７８】ゲート絶縁膜を誘電率の高い材料で構成す
ることで、厚さを厚くしてもゲート電極の電流制御能力
は低下せず、厚さが増した分だけリーク電流が低下する
という利点が得られる。
【００７９】また、高誘電体材料には熱に弱い材料が多
いが、本発明に係る製造方法においては、ゲート電極２
１の形成後には、ソース・ドレイン層の形成に際しての
アニールなどの高温熱処理を行わないので、高誘電体材
料の使用が可能となる。
【００８０】なお、ＮチャネルＭＯＳトランジスタＮ１
に関しても、上述したＰチャネルＭＯＳトランジスタの
工程と同様に、一旦、ダミーゲート電極を形成し、ダミ
ーゲート電極を除去する共にゲート絶縁膜も除去し、改
めて高誘電体材料のゲート絶縁膜を形成することも可能
である。
【００８１】＜Ｂ．実施の形態２＞ ＜Ｂ−１．製造方法＞本発明に係る実施の形態２の半導
体装置の製造方法について、製造工程を順に示す断面図
である図８〜図１２を用いて説明する。なお、図１〜図
５を用いて説明した実施の形態１と同一の構成について
は同一の符号を付し、重複する説明は省略する。
【００８２】まず、図１および図２を用いて説明した工
程を経た後、図８に示す工程において、シリコン基板１
の主面上に、厚さ１５００ｎｍ程度の層間絶縁膜ＺＬ１
を形成し、第１および第２のゲート積層構造およびサイ
ドウォールスペーサ１３を完全に覆う。その後、ＣＭＰ
（Chemical Mechanical Polish）により層間絶縁膜ＺＬ
１を研磨すると共に、ＴＥＯＳ酸化膜１４の全部および
サイドウォールスペーサ１３の上端部を研磨して、ゲー
ト電極１１の最上部表面を露出させる。
【００８３】また、層間絶縁膜ＺＬ１を貫通してシリサ
イド層１７に到達するコンタクトホールＣＨ３を形成す
る。
【００８４】次に、図９に示す工程において、領域ＰＲ
におけるゲート電極１１の上部が開口部ＯＰとなり、そ
れ以外の部分が覆われるようにレジストマスクＲＭ１１
をパターニングし、フッ酸（ＨＦ）と硝酸（ＨＮＯ3）
との混合液あるいは水酸化カリウム（ＫＯＨ）を用いた
ウェットエッチングにより、領域ＰＲにおけるゲート電
極１１（ダミーゲート電極）を除去する。
【００８５】その後、レジストマスクＲＭ１１を除去
し、図１０に示す工程においてＢＣl3（三塩化ボロン）
などのボロンを含有する化合物を含んだ材料ガス中での
ＣＶＤ成長により、ボロンを含んだドープトポリシリコ
ン層ＰＳ２を形成する。このドープトポリシリコン層Ｐ
Ｓ２中には、ボロン原子が高い活性化率で（同程度の濃
度の不純物がイオン注入された場合に比べて）一様に分
布している。
【００８６】この工程により、領域ＰＲにおけるゲート
電極１１が除去された後の開口部にドープトポリシリコ
ン層ＰＳ２が充填されると共に、コンタクトホールＣＨ
３中にもドープトポリシリコン層ＰＳ２が充填され、ゲ
ート電極２１およびコンタクトプラグＣＰ３が形成され
る。
【００８７】この結果、領域ＰＲにはボロンを含んだゲ
ート電極２１を有するＰチャネルＭＯＳトランジスタＰ
１が形成され、領域ＮＲにおいてはリンを含んだゲート
電極１１を有するＮチャネルＭＯＳトランジスタＮ１が
形成されることになる。
【００８８】次に、図１１に示す工程において、エッチ
バックまたはＣＭＰ処理により、層間絶縁膜ＺＬ１上の
ドープトポリシリコン層ＰＳ２を予め定めた所定の厚さ
にまで除去する。
【００８９】次に、図１２に示す工程において、残るポ
リシリコン層ＰＳ２をパターニングしてポリシリコン配
線３１を形成した後、ポリシリコン配線３１を低抵抗に
するために、ポリシリコン配線３１上にコバルト等の高
融点金属層を形成して熱処理を加える。この処理によ
り、ポリシリコンとコバルトとが選択的にシリサイド反
応し、シリサイド層３２が形成され、図１２に示すよう
にポリシリコン層３１とシリサイド層３２とで構成され
る配線層ＷＬを有したＣＭＯＳトランジスタ２０００を
得る。
【００９０】配線層ＷＬの形成においては、例えば、領
域ＰＲにおけるゲート電極２１と１対のソース・ドレイ
ン層２６の一方とが電気的に接続され、また、領域ＮＲ
におけるゲート電極１１と１対のソース・ドレイン層１
６の一方とが電気的に接続されるようにパターニングを
行う。もちろん、ゲート電極とソース・ドレイン層とを
接続しないようにしても良く、ゲート電極１１と２１と
を配線層ＷＬにより電気的に接続しても良く、配線パタ
ーンは任意である。
【００９１】なお、ＮチャネルＭＯＳトランジスタＮ１
のゲート電極１１はＮ型不純物を有するポリシリコンで
あり、配線層ＷＬのＰ型不純物を有するポリシリコン層
３１と接触することで、ＰＮ接合が形成される。
【００９２】しかし、ＮチャネルＭＯＳトランジスタＮ
１のゲート電極１１に印加される電圧は通常は正電圧で
あり、ＰＮ接合にとっては順バイアスなので、接合は問
題にならない。
【００９３】＜Ｂ−２．作用効果＞以上説明した実施の
形態２の半導体装置の製造方法によれば、実施の形態１
において説明した効果を有すると共に、ゲート電極１１
および２１と配線層ＷＬとを電気的に接続するためのコ
ンタクト部の形成が不要になる。
【００９４】また、ソース・ドレイン層１６および２６
と配線層ＷＬとを電気的に接続するコンタクト部の形成
において、コンタクトホールＣＨ３に充填する導電体層
の形成および除去が不要となり製造工程を簡単化でき
る。
【００９５】また、先に説明したように、ＮチャネルＭ
ＯＳトランジスタＮ１のゲート電極１１と、配線層ＷＬ
を構成するポリシリコン層３１とでＰＮ接合が形成され
るが、このＰＮ接合の存在により、以下の効果を得るこ
とができる。
【００９６】すなわち、ゲート電極１１の電位がソース
層に比べて低くなった場合、例えば、ソース層が０Ｖ
で、ゲート電極１１が−２Ｖになった場合、ＰＮ接合に
とっては逆バイアスとなり、ゲート絶縁膜１２に２Ｖの
電圧が印加されることがない。そのため、ゲート絶縁膜
１２を通して、ソース層の端縁部とゲート電極１１との
間で大量の電流リークが発生することが防止される。
【００９７】なお、特開平１０−１２５７９９号公報に
は、ＮチャネルＭＯＳトランジスタのゲート電極のみ
が、Ｐ型ポリシリコン層とＮ型ポリシリコン層との２層
構造となった構成が開示されているが、Ｐ型ポリシリコ
ン層とＮ型ポリシリコン層との間にはＴｉＮで構成され
る拡散防止膜を有しており、図１２に示すＣＭＯＳトラ
ンジスタ２０００の構成とは異なっている。
【００９８】このような構成上の相違は製造方法に由来
している。すなわち、特開平１０−１２５７９９号公報
の製造方法では、Ｐ型ポリシリコン層とＮ型ポリシリコ
ン層との２層構造を形成した後に、ソース・ドレイン層
の形成に際しての熱処理が行われるので、ゲート電極中
での不純物の相互拡散を防止してＭＯＳトランジスタの
閾値の変動を防止するために拡散防止膜が必須となる
が、本発明に係る製造方法では、ソース・ドレイン層を
形成した後のＮ型不純物を有するゲート電極１１上に配
線層ＷＬのＰ型不純物を有するポリシリコン層３１を形
成することになるので、ポリシリコン層３１とゲート電
極１１との間での不純物の相互拡散は殆ど発生しない。
【００９９】また、特開平１０−１２５７９９号公報の
製造方法では、ＮチャネルＭＯＳトランジスタのゲート
電極の下部に、イオン注入によってＮ型不純物を導入し
てＮ型ポリシリコン層にするものであり、Ｎ型不純物の
分布は不均一となり、ゲート電極の空乏化を防止するこ
とはできない。
【０１００】＜Ｃ．実施の形態３＞ ＜Ｃ−１．製造方法＞本発明に係る実施の形態３の半導
体装置の製造方法について、製造工程を順に示す断面図
である図１３〜図１５を用いて説明する。なお、図１〜
図５を用いて説明した実施の形態１と同一の構成につい
ては同一の符号を付し、重複する説明は省略する。
【０１０１】まず、図１および図２を用いて説明した工
程を経た後、図１３に示す工程において、シリコン基板
１の主面上に、厚さ１５００ｎｍ程度の層間絶縁膜ＺＬ
１を形成し、第１および第２のゲート積層構造およびサ
イドウォールスペーサ１３を完全に覆う。
【０１０２】その後、ＣＭＰ（Chemical Mechanical Po
lish）により層間絶縁膜ＺＬ１を研磨すると共に、ＴＥ
ＯＳ酸化膜１４の全部およびサイドウォールスペーサ１
３の上端部を研磨して、ゲート電極１１の最上部表面を
露出させる。
【０１０３】次に、領域ＰＲにおけるゲート電極１１の
上部が開口部となり、それ以外の部分が覆われるように
レジストマスク（図示せず）をパターニングし、水酸化
カリウム（ＫＯＨ）液またはアンモニア水を用いたウェ
ットエッチングにより、領域ＰＲにおけるゲート電極１
１（ダミーゲート電極）を除去する。
【０１０４】さらにフッ酸（ＨＦ）等を用いてシリコン
酸化膜で構成されるゲート絶縁膜１２を除去する。な
お、サイドウォールスペーサ１３はシリコン窒化膜で構
成されるので、ゲート絶縁膜１２の除去に際しては影響
を受けない。ここで、層間絶縁膜ＺＬ１をシリコン窒化
膜で形成しておけば、ゲート絶縁膜１２の除去に際し
て、レジストマスクＲＭ１の開口部ＯＰが層間絶縁膜Ｚ
Ｌ１上に及んだ場合でも層間絶縁膜ＺＬ１が除去される
ことを防止できる。
【０１０５】その後、レジストマスクを除去し、シリコ
ン基板１の全面にＴａ2Ｏ5などの高誘電体膜ＤＥをスパ
ッタリング法で形成する。さらに、高誘電体膜ＤＥ上に
はＴｉＮなどのバリアメタル層ＢＭをスパッタリング法
で形成する。なお、高誘電体膜ＤＥはＨｆＯ2を用いて
構成しても良い。
【０１０６】ここで、高誘電体膜ＤＥの厚さは、例えば
１０ｎｍ（１００Å）程度であり、バリアメタル層ＢＭ
の厚さは、例えば１０ｎｍ（１００Å）程度であり、領
域ＰＲにおけるゲート電極１１が除去された後の開口部
の内壁を被覆するように形成される。
【０１０７】その後、シリコン基板１の全面に、タング
ステン等の金属で導電体層ＧＥをスパッタリング法で形
成する。ここで導電体層ＧＥの厚さは、例えば５００ｎ
ｍ（５０００Å）程度であり、領域ＰＲにおけるゲート
電極１１が除去された後の開口部を完全に埋めることに
なる。なお、導電体層ＧＥは、アルミニウム（Ａｌ）を
用いて構成しても良い。
【０１０８】次に、図１４に示す工程において、エッチ
バックまたはＣＭＰ処理により、層間絶縁膜ＺＬ１上の
導電体層ＧＥ、バリアメタル層ＢＭおよび高誘電体膜Ｄ
Ｅを除去して、層間絶縁膜ＺＬ１を露出させることで、
領域ＰＲにはバリアメタル層４１１およびゲート金属層
４１２で構成されるゲート電極４１を有するＰチャネル
ＭＯＳトランジスタＰ１０が形成され、領域ＮＲにおい
てはリンを含んだゲート電極１１を有するＮチャネルＭ
ＯＳトランジスタＮ１が形成されることになる。
【０１０９】なお、ゲート電極４１の下部の高誘電体膜
ＤＥはゲート絶縁膜５１となるが、誘電率が高いので、
厚さを厚くしてもゲート電極の電流制御能力は低下せ
ず、厚さが増した分だけリーク電流が低下するという利
点を有している。
【０１１０】また、高誘電体材料には熱に弱い材料が多
いが、本発明に係る製造方法においては、ゲート電極４
１の形成後には、ソース・ドレイン層の形成に際しての
アニールなどの高温熱処理を行わないので、高誘電体材
料の使用が可能となる。
【０１１１】次に、必要であれば図１５に示すように、
層間絶縁膜ＺＬ１上に層間絶縁膜ＺＬ２を形成して、Ｐ
チャネルＭＯＳトランジスタＰ１０およびＮチャネルＭ
ＯＳトランジスタＮ１を完全に覆う。その後、層間絶縁
膜ＺＬ１およびＺＬ２を貫通してシリサイド層１７に到
達するコンタクトホールＣＨ４、および、層間絶縁膜Ｚ
Ｌ２を貫通してゲート金属層４１２に到達するコンタク
トホールＣＨ５を形成する。
【０１１２】そして、コンタクトホールＣＨ４およびＣ
Ｈ５内を、ＴｉＮ等のバリアメタル層６１で被覆した
後、タングステン等の導電体層６２を埋め込んでコンタ
クトプラグＣＰ４よびＣＰ５を形成する。ここで、バリ
アメタル層６１および導電体層６２はスパッタリング法
で形成され、コンタクトホールＣＨ４およびＣＨ５の直
径が５００ｎｍ（５０００Å）である場合には、バリア
メタル層６１は１５ｎｍ（１５０Å）程度、導電体層６
２は５００ｎｍ（５０００Å）程度とすれば良い。
【０１１３】この後、アルミニウム配線等を用いて、コ
ンタクトプラグＣＰ４およびＣＰ５を電気的に接続する
ことで所望のＣＭＯＳトランジスタ３０００を得る。
【０１１４】＜Ｃ−２．作用効果＞以上説明した実施の
形態３の半導体装置の製造方法によれば、ＰチャネルＭ
ＯＳトランジスタＰ１０のゲートを金属で構成すること
で、ゲート電極の空乏化を完全に回避することができ
る。また、ゲート抵抗を低下させることもできる。
【０１１５】さらに、ゲート電極４１の形成後には、高
温熱処理を行わないので、高誘電体材料の使用が可能と
なり、ゲート電極におけるリーク電流を低減したＣＭＯ
Ｓトランジスタを実現できる。
【０１１６】また、ＮチャネルＭＯＳトランジスタＮ１
はＮ型不純物（リン）を有したドープトポリシリコンゲ
ート電極を用いたＳＣ構造であり、ゲート電極の空乏化
も発生しにくい。
【０１１７】また、ＰチャネルＭＯＳトランジスタＰ１
０のゲート電極４１にはタングステンを用いた例を示し
たが、使用する金属の仕事関数によっては、Ｐチャネル
ＭＯＳトランジスタＰ１０をＳＣ構造にできる可能性も
ある。
【０１１８】すなわち、仕事関数が４．７Ｖを越える金
属をゲート材料にすれば、ＳＣ構造のＭＯＳトランジス
タを得ることができる可能性があり、仕事関数が４．５
５Ｖのタングステンを用いる場合には、ＰチャネルＭＯ
ＳトランジスタＰ１０はＢＣ構造にせざるを得ないが、
仕事関数が５．６５Ｖの白金（Ｐｔ）や、４．９８Ｖの
ロジウム（Ｒｈ）、あるいは４．８０Ｖのモリブデン
（Ｍｏ）を用いればＰチャネルＭＯＳトランジスタＰ１
０をＳＣ構造にでき、ＮチャネルＭＯＳトランジスタＮ
１およびＰチャネルＭＯＳトランジスタＰ１０が共にＳ
Ｃ構造となって、微細化という点で有利となる。
【０１１９】なお、ＮチャネルＭＯＳトランジスタＮ１
においても、ＰチャネルＭＯＳトランジスタＰ１０と同
様に、金属ゲート電極を有する構成としても良いが、そ
の場合、ゲート電極４１と同じ金属を用いても、Ｎチャ
ネルＭＯＳトランジスタＮ１ではＳＣ構造にできない可
能性がある。その場合には異なる金属を使用すれば良
い。
【０１２０】
【発明の効果】本発明に係る請求項１記載の半導体装置
によれば、ＮチャネルＭＯＳトランジスタを構成する第
１のゲート電極が、その内部にＮ型不純物を含む第１の
ドープトポリシリコン層で構成され、ＰチャネルＭＯＳ
トランジスタを構成する第２のゲート電極が、その内部
にＰ型不純物を含む第２のドープトポリシリコン層で構
成されているので、２つのＭＯＳトランジスタを、共に
表面チャネル構造にしたデュアルゲート構造のＣＭＯＳ
トランジスタを得ることができ、微細化に対応したＭＯ
Ｓトランジスタの製作が容易になる。また、第１および
第２のゲート電極には、Ｎ型不純物およびＰ型不純物を
含むので、ゲート電極の空乏化が抑制され、ゲート電極
の空乏化により、ＰチャネルＭＯＳトランジスタのドレ
イン電流の駆動能力が低下することが防止される。
【０１２１】本発明に係る請求項２記載の半導体装置に
よれば、第１および第２のゲート電極の上端面に、その
内部にＰ型不純物を含む第３のドープトポリシリコン層
が接触することになるので、ＮチャネルＭＯＳトランジ
スタのＮ型不純物を含む第１のゲート電極と、Ｐ型不純
物を含む第３のドープトポリシリコン層とでＰＮ接合が
形成される。その結果、ＮチャネルＭＯＳトランジスタ
のゲート電極の電位がソース層に比べて低くなった場合
には、ＰＮ接合にとっては逆バイアスとなり、第１のゲ
ート絶縁膜に印加される電圧が緩和され、第１のゲート
絶縁膜を通して大きな電流リークが発生することが防止
される。また、第１および第２のゲート電極と配線層と
が直結されるので、第１および第２のゲート電極と配線
層とを電気的に接続するためのコンタクト部が不要とな
って構造を簡略化できる。
【０１２２】本発明に係る請求項３記載の半導体装置に
よれば、第３のドープトポリシリコン層が、１対のＮ型
ソース・ドレイン層の何れか一方、または、１対のＰ型
ソース・ドレイン層の何れか一方にコンタクトホールを
通して電気的に接続されるので、第１および第２のゲー
ト電極とソース層とが接続された構造を簡単に得ること
ができる。
【０１２３】本発明に係る請求項４記載の半導体装置に
よれば、第３のドープトポリシリコン層上にシリサイド
層を備えるので、配線層の電気抵抗を低減できる。
【０１２４】本発明に係る請求項５記載の半導体装置に
よれば、ＮチャネルＭＯＳトランジスタを構成する第１
のゲート電極が、その内部にＮ型不純物を含む第１のド
ープトポリシリコン層で構成され、ＰチャネルＭＯＳト
ランジスタを構成する第２のゲート電極が、少なくとも
１層の金属層で構成されるので、第２のゲート電極につ
いては、空乏化を完全に回避することができるととも
に、ゲート抵抗を低下させることもできる。また、Ｎチ
ャネルＭＯＳトランジスタについては、表面チャネル構
造にすることができる。
【０１２５】本発明に係る請求項６記載の半導体装置に
よれば、少なくとも１層の金属層を、バリアメタル層と
ゲート金属層とで構成するので、ゲート金属層から半導
体基板への金属原子のシンターを防止できる。
【０１２６】本発明に係る請求項７記載の半導体装置に
よれば、第２のゲート絶縁膜が、高誘電体膜で構成され
るので、厚さを厚くしてもゲート電極の電流制御能力は
低下せず、厚さを増した分だけリーク電流を低下でき、
少なくとも第２のゲート電極におけるリーク電流を低減
できる。
【０１２７】本発明に係る請求項８記載の半導体装置に
よれば、ゲート絶縁膜に適した高誘電体膜を得ることが
できる。
【０１２８】本発明に係る請求項９記載の半導体装置の
製造方法によれば、ＮチャネルＭＯＳトランジスタを構
成する第１のゲート電極が、その内部にＮ型不純物を含
む第１のドープトポリシリコン層で構成され、Ｐチャネ
ルＭＯＳトランジスタを構成する第２のゲート電極が、
その内部にＰ型不純物を含む第２のドープトポリシリコ
ン層で構成され、２つのＭＯＳトランジスタを、共に表
面チャネル構造にしたデュアルゲート構造のＣＭＯＳト
ランジスタを得ることができ、微細化に対応したＭＯＳ
トランジスタを得ることができる。また、１対のＮ型ソ
ース・ドレイン層および１対のＰ型ソース・ドレイン層
を形成した後に、ダミーゲート電極を除去して、その内
部にＰ型不純物を含む第２のドープトポリシリコン層で
第２のゲート電極を形成するので、第２のゲート電極形
成後には、活性化アニールなどの高温熱処理を行う必要
がなく、高温熱処理に伴う熱拡散によりゲート電極から
半導体基板に、Ｐ型不純物であるボロンの突き抜けが防
止される。従って、ボロンの突き抜けによりＰチャネル
ＭＯＳトランジスタのしきい値のバラツキが発生するこ
とを防止したＣＭＯＳトランジスタを得ることができ
る。
【０１２９】本発明に係る請求項１０記載の半導体装置
の製造方法によれば、ダミーゲート電極を除去して、代
わりに、第２のゲート電極を形成するための具体的手法
を得ることができる。
【０１３０】本発明に係る請求項１１記載の半導体装置
の製造方法によれば、第１および第２のゲート電極上お
よび層間絶縁膜上の第２のドープトポリシリコン層を完
全に除去したＣＭＯＳトランジスタを得ることができ
る。
【０１３１】本発明に係る請求項１２記載の半導体装置
の製造方法によれば、第１および第２のゲート電極と配
線層とが直結された構成を得ることができ、第１および
第２のゲート電極と配線層とを電気的に接続するための
コンタクト部の形成工程が不要となって製造工程を簡略
化できる。
【０１３２】本発明に係る請求項１３記載の半導体装置
の製造方法によれば、配線層の電気抵抗を低減したＣＭ
ＯＳトランジスタを得ることができる。
【０１３３】本発明に係る請求項１４記載の半導体装置
の製造方法によれば、ＮチャネルＭＯＳトランジスタを
構成する第１のゲート電極が、その内部にＮ型不純物を
含む第１のドープトポリシリコン層で構成され、Ｐチャ
ネルＭＯＳトランジスタを構成する第２のゲート電極
が、少なくとも１層の金属層で構成され、第２のゲート
電極については、空乏化を完全に回避できるとともに、
ゲート抵抗が低いＣＭＯＳトランジスタを得ることがで
きる。また、ＮチャネルＭＯＳトランジスタについて
は、表面チャネル構造にすることができる。
【０１３４】本発明に係る請求項１５記載の半導体装置
の製造方法によれば、ダミーゲート電極を除去して、代
わりに、第２のゲート電極を形成するための具体的手法
を得ることができる。
【０１３５】本発明に係る請求項１６記載の半導体装置
の製造方法によれば、バリアメタル層とゲート金属層と
で構成される第２のゲート電極を得ることができ、ゲー
ト金属層から半導体基板への金属原子のシンターを防止
できる。
【０１３６】本発明に係る請求項１７記載の半導体装置
の製造方法によれば、第２のゲート絶縁膜をエッチング
等の影響を受けていない新規な膜で構成でき、少なくと
も第２のゲート電極におけるリーク電流を低減できる。
【０１３７】本発明に係る請求項１８記載の半導体装置
の製造方法によれば、第２のゲート電極におけるリーク
電流をさらに低減できる。
【図面の簡単な説明】
【図１】 本発明に係る実施の形態１の半導体装置の製
造工程を説明する断面図である。
【図２】 本発明に係る実施の形態１の半導体装置の製
造工程を説明する断面図である。
【図３】 本発明に係る実施の形態１の半導体装置の製
造工程を説明する断面図である。
【図４】 本発明に係る実施の形態１の半導体装置の製
造工程を説明する断面図である。
【図５】 本発明に係る実施の形態１の半導体装置の製
造工程を説明する断面図である。
【図６】 本発明に係る実施の形態１の半導体装置の製
造工程を説明する断面図である。
【図７】 本発明に係る実施の形態１の半導体装置の製
造工程を説明する断面図である。
【図８】 本発明に係る実施の形態２の半導体装置の製
造工程を説明する断面図である。
【図９】 本発明に係る実施の形態２の半導体装置の製
造工程を説明する断面図である。
【図１０】 本発明に係る実施の形態２の半導体装置の
製造工程を説明する断面図である。
【図１１】 本発明に係る実施の形態２の半導体装置の
製造工程を説明する断面図である。
【図１２】 本発明に係る実施の形態２の半導体装置の
製造工程を説明する断面図である。
【図１３】 本発明に係る実施の形態３の半導体装置の
製造工程を説明する断面図である。
【図１４】 本発明に係る実施の形態３の半導体装置の
製造工程を説明する断面図である。
【図１５】 本発明に係る実施の形態３の半導体装置の
製造工程を説明する断面図である。
【図１６】従来のシングルゲート構造のＣＭＯＳトラン
ジスタの構成を示す断面図である。
【図１７】従来のデュアルゲート構造のＣＭＯＳトラン
ジスタの構成を示す断面図である。
【符号の説明】
１１，２１，４１ ゲート電極、１２，１２１，５１
ゲート絶縁膜、Ｎ１ＮチャネルＭＯＳトランジスタ、Ｐ
１，Ｐ１０ ＰチャネルＭＯＳトランジスタ、３１ ポ
リシリコン層、３２ シリサイド層、ＷＬ 配線層、４
１１ バリアメタル層、４１２ ゲート金属層。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 BB01 BB18 BB20 BB40 CC05 DD03 DD04 DD33 DD43 DD84 EE03 EE09 EE16 EE17 GG10 HH14 5F033 HH04 HH08 JJ19 KK01 KK25 LL04 PP06 PP14 VV06 XX31 5F048 AA07 AC03 BB01 BB06 BB07 BB08 BB09 BB10 BB11 BB14 BB16 BC05 BC06 BD05 BE03 BF01 BF04 BF05 BF06 BF11 BF12 BF16 DA25

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に配設されたＮチャネルＭ
    ＯＳトランジスタおよびＰチャネルＭＯＳトランジスタ
    を備えた半導体装置であって、 前記ＮチャネルＭＯＳトランジスタは、 前記半導体基板の表面上に選択的に配設された第１のゲ
    ート絶縁膜と、 前記第１のゲート絶縁膜上に配設された第１のゲート電
    極と、を有し、 前記ＰチャネルＭＯＳトランジスタは、 前記半導体基板の表面上に選択的に配設された第２のゲ
    ート絶縁膜と、 前記第２のゲート絶縁膜上に配設された第２のゲート電
    極と、を有し、 前記第１のゲート電極は、その内部にＮ型不純物を含む
    第１のドープトポリシリコン層で構成され、 前記第２のゲート電極は、その内部にＰ型不純物を含む
    第２のドープトポリシリコン層で構成される、半導体装
    置。
  2. 【請求項２】 前記半導体装置は、 少なくとも前記第１および第２のゲート電極の上端面に
    接触するように配設された配線層をさらに備え、 前記配線層は、その内部にＰ型不純物を含む第３のドー
    プトポリシリコン層を有し、前記第３のドープトポリシ
    リコン層が前記第１および第２のゲート電極の上端面に
    接触するように配設される、請求項１記載の半導体装
    置。
  3. 【請求項３】 前記ＮチャネルＭＯＳトランジスタおよ
    び前記ＰチャネルＭＯＳトランジスタは、前記第１およ
    び第２のゲート電極の側面外方の前記半導体基板の表面
    内に配設された１対のＮ型ソース・ドレイン層およびＰ
    型ソース・ドレイン層をそれぞれ備え、 前記第３のドープトポリシリコン層は、前記１対のＮ型
    ソース・ドレイン層の何れか一方、または、前記１対の
    Ｐ型ソース・ドレイン層の何れか一方にコンタクトホー
    ルを通して電気的に接続される、請求項２記載の半導体
    装置。
  4. 【請求項４】 前記配線層は、前記第３のドープトポリ
    シリコン層上に配設されたシリサイド層をさらに有す
    る、請求項２記載の半導体装置。
  5. 【請求項５】 半導体基板上に配設されたＮチャネルＭ
    ＯＳトランジスタおよびＰチャネルＭＯＳトランジスタ
    を備えた半導体装置であって、 前記ＮチャネルＭＯＳトランジスタは、 前記半導体基板の表面上に選択的に配設された第１のゲ
    ート絶縁膜と、 前記第１のゲート絶縁膜上に配設された第１のゲート電
    極と、を有し、 前記ＰチャネルＭＯＳトランジスタは、 前記半導体基板の表面上に選択的に配設された第２のゲ
    ート絶縁膜と、 前記第２のゲート絶縁膜上に配設された第２のゲート電
    極と、を有し、 前記第１のゲート電極は、その内部にＮ型不純物を含む
    第１のドープトポリシリコン層で構成され、 前記第２のゲート電極は少なくとも１層の金属層で構成
    される、半導体装置。
  6. 【請求項６】 前記少なくとも１層の金属層は、 前記第２のゲート絶縁膜に接するように配設されたバリ
    アメタル層と、 前記バリアメタル層上に配設されたゲート金属層と、を
    有する、請求項５記載の半導体装置。
  7. 【請求項７】 少なくとも前記第２のゲート絶縁膜は、
    高誘電体膜で構成される、請求項１または請求項５記載
    の半導体装置。
  8. 【請求項８】 前記高誘電体膜は、Ｔａ2Ｏ5あるいはＨ
    ｆＯ2である、請求項７記載の半導体装置。
  9. 【請求項９】 半導体基板上に配設されたＮチャネルＭ
    ＯＳトランジスタおよびＰチャネルＭＯＳトランジスタ
    を備えた半導体装置の製造方法であって、 (ａ)前記半導体基板の全面に、第１の絶縁膜、その内部
    にＮ型不純物を含む第１のドープトポリシリコン層を順
    に形成する工程と、 (ｂ)前記第１のドープトポリシリコン層をパターニング
    して、前記半導体基板の表面上に、 第１のゲート絶縁膜および第１のゲート電極で構成され
    る第１のゲート積層構造と、第２のゲート絶縁膜および
    ダミーゲート電極で構成される第２のゲート積層構造と
    を形成する工程と、 (ｃ)前記第１および第２のゲート積層構造の側面外方の
    前記半導体基板の主面内に、１対のＮ型ソース・ドレイ
    ン層および１対のＰ型ソース・ドレイン層を形成する工
    程と、 (ｄ)前記工程(ｃ)の後に、前記ダミーゲート電極を除去
    して、代わりに、その内部にＰ型不純物を含む第２のド
    ープトポリシリコン層を充填して第２のゲート電極を形
    成する工程と、を備える、半導体装置の製造方法。
  10. 【請求項１０】 前記工程(ｄ)は、 (ｄ−１)前記第１および第２のゲート積層構造を完全に
    覆うように前記半導体基板上に層間絶縁膜を形成する工
    程と、 (ｄ−２)前記ダミーゲート電極を除去した後、前記層間
    絶縁膜上の全面に前記第２のドープトポリシリコン層を
    形成することで、前記ダミーゲート電極を除去した後の
    開口部に前記第２のドープトポリシリコン層を充填し
    て、前記第２のゲート電極を形成する工程と、を有す
    る、請求項９記載の半導体装置の製造方法。
  11. 【請求項１１】 前記工程(ｄ−２)は、 前記第１および第２のゲート電極の上端面が前記層間絶
    縁膜の主面に露出するように、前記層間絶縁膜上の前記
    第２のドープトポリシリコン層を完全に除去する工程を
    含む、請求項１０記載の半導体装置の製造方法。
  12. 【請求項１２】 前記工程(ｄ−２)は、 少なくとも前記第１および第２のゲート電極の上部に前
    記第２のドープトポリシリコン層が残るように前記層間
    絶縁膜上の前記第２のドープトポリシリコン層をパター
    ニングして第３のドープトポリシリコン層とし、少なく
    とも前記第１および第２のゲート電極の上端面に接触す
    る前記第３のドープトポリシリコン層を構成要素として
    有する配線層を形成する工程を含む、請求項１１記載の
    半導体装置の製造方法。
  13. 【請求項１３】 前記工程(ｄ−２)は、 前記第２のドープトポリシリコン層をパターニングする
    工程の後に、パターニングされた前記第２のドープトポ
    リシリコン層上にシリサイド層を形成する工程をさらに
    含む、請求項１２記載の半導体装置の製造方法。
  14. 【請求項１４】 半導体基板上に配設されたＮチャネル
    ＭＯＳトランジスタおよびＰチャネルＭＯＳトランジス
    タを備えた半導体装置の製造方法であって、 (ａ)前記半導体基板の全面に、第１の絶縁膜、その内部
    にＮ型不純物を含む第１のドープトポリシリコン層を順
    に形成する工程と、 (ｂ)前記第１のドープトポリシリコン層をパターニング
    して、前記半導体基板の表面上に、 第１のゲート絶縁膜および第１のゲート電極で構成され
    る第１のゲート積層構造と、第２のゲート絶縁膜および
    ダミーゲート電極で構成される第２のゲート積層構造と
    を形成する工程と、 (ｃ)前記第１および第２のゲート積層構造の側面外方の
    前記半導体基板の主面内に、１対のＮ型ソース・ドレイ
    ン層およびＰ型ソース・ドレイン層を形成する工程と、 (ｄ)前記工程(ｃ)の後に、前記ダミーゲート電極を除去
    して、代わりに、その内部に金属層を充填して第２のゲ
    ート電極を形成する工程と、を備える、半導体装置の製
    造方法。
  15. 【請求項１５】 前記工程(ｄ)は、 (ｄ−１)前記前記第１および第２のゲート積層構造を完
    全に覆うように前記半導体基板上に層間絶縁膜を形成す
    る工程と、 (ｄ−２)前記ダミーゲート電極を除去した後、前記層間
    絶縁膜上の全面に前記金属層を形成することで、前記ダ
    ミーゲート電極を除去した後の開口部に前記金属層を充
    填して、前記第２のゲート電極を形成する工程と、を有
    する、請求項１４記載の半導体装置の製造方法。
  16. 【請求項１６】 前記工程(ｄ−２)は、 前記層間絶縁膜上の全面にバリアメタル層を形成する工
    程と、 前記バリアメタル層上にゲート金属層とを形成する工程
    と、を含み、前記バリアメタル層と前記ゲート金属層と
    で前記金属層を構成する、請求項１５記載の半導体装置
    の製造方法。
  17. 【請求項１７】 前記工程(ｄ)は、 前記ダミーゲート電極を除去した後、前記第２のゲート
    絶縁膜を一旦除去する工程と、 前記第２のゲート電極を形成するのに先立って、絶縁膜
    で再度前記第２のゲート絶縁膜を形成する工程と、を有
    する、請求項９または請求項１４記載の半導体装置の製
    造方法。
  18. 【請求項１８】 前記絶縁膜は、Ｔａ2Ｏ5あるいはＨｆ
    Ｏ2である、請求項１７記載の半導体装置の製造方法。
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