KR100713326B1 - 반도체 소자의 극 미세 트랜지스터 제작방법 - Google Patents

반도체 소자의 극 미세 트랜지스터 제작방법 Download PDF

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Abstract

본 발명은 반도체 소자의 극 미세 트랜지스터 제작방법에 관한 것으로, 실리콘 기판에 에스티아이(shallow trench isolation, STI)를 형성하고, 형성된 STI상부에 패드(Pad) 산화막, 패드 질화막, 제1 산화막을 순차적으로 적층하는 단계; 제1 산화막 상에 게이트(Gate) 전극용 감광막을 패터닝(patterning)하고, 제1 산화막 및 패드 질화막을 순차적으로 건식 식각(dry etch)을 수행하는 단계; 게이트 전극용 감광막을 제거하고, 크리닝(cleaning)한 후에 소정의 도피드 폴리 실리콘(doped poly silicon)을 증착하고 식각 백(etch back)하여 측벽에 사이드 월 도피드 폴리 실리콘이 남도록 하는 단계; 남아있는 패드 산화막을 프리 크리닝(pre-cleaning)으로 제거하고, 게이트 절연막을 형성하고, 형성된 게이트 절연막 상부에 CVD TiN을 증착하며, 증착된 CVD TiN 상부에 텅스텐(W)을 증착한 후, CMP 평탄화를 수행하여 게이트 전극을 완료하는 단계; 제1 산화막을 습식 식각 방식으로 제거하고, 소스, 드레인 임플란테이션한 후, 평탄화 절연막을 적층하고, CMP 평탄화시켜 게이트 플러그, 소스 플러그, 드레인 플러그를 형성하는 단계를 포함한다. 따라서, 나노 기술(nano technology)을 실현할 수 있으며, 로컬 채널 영역을 게이트 전극 하부에 형성하여 SCE를 개선시키며, 게이트 길이(gate length)를 리소그래피 기술에서 벗어나 조절 가능하다는 효과가 있다.

Description

반도체 소자의 극 미세 트랜지스터 제작방법{METHOD FOR MAKING DEEP DETAIL TRANSISTOR IN SEMICONDUCTOR}
도 1a 내지 도 1d는 본 발명에 따른 반도체 소자의 극 미세 트랜지스터 제작을 위한 공정과정을 도시한 단면 도면이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 실리콘 기판 20 : 에스티아이
30 : 패드(Pad) 산화막 40 : 패드 질화막
50 : 제1 산화막 60 : 게이트(Gate) 전극용 감광막
70 : 도피드 폴리 실리콘 80 : 게이트 절연막
90 : CVD TiN 또는 TaN 100 : 텅스텐
110 : 평탄화 절연막 120a : 게이트 플러그
120b : 소스 플러그 120c : 드레인 플러그
본 발명은 반도체 소자의 극 미세 트랜지스터 제작방법에 관한 것으로, 특히 극 자외선(Deep Ultra Violet, DUV)에서의 0.10㎛ 이하의 극 미세 트랜지스터를 제 작하도록 하는 방법에 관한 것이다.
통상적으로, 광원은 반도체 웨이퍼에 회로 패턴을 노광(리소그래피)시킬 때 쓰이는 핵심기술로, 광원에 따라 반도체 소자부터 장비/재료에 이르기까지 개발/투자 방향이 달라지기 때문에 업계의 중요한 관심사가 되어왔다.
현재 가장 널리 쓰이는 불화크립톤(KrF) 광원은 당초 0.15미크론 공정에 적용될 것으로 예상됐으나 광학과 감광제(포토 레지스트) 기술 발전으로 0.13㎛ 공정까지 적용되고 있다.
불화크립톤 광원으로 100㎚까지 적용이 가능하지만, 0.10㎛ 이하의 차세대 공정 과정에서는 극 미세 트랜지스터를 제작해야 할 필요성이 있다.
따라서, 본 발명은 상술한 필요성에 의해 안출된 것으로서, 그 목적은 극 자외선(Deep Ultra Violet, DUV)에서의 0.10㎛ 이하의 극 미세 트랜지스터를 제작하도록 하는 반도체 소자의 극 미세 트랜지스터 제작방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명에서 반도체 소자의 극 미세 트랜지스터 제작방법은 실리콘 기판에 에스티아이(shallow trench isolation, STI)를 형성하고, 형성된 STI상부에 패드(Pad) 산화막, 패드 질화막, 제1 산화막을 순차적으로 적층하는 단계; 제1 산화막 상에 게이트(Gate) 전극용 감광막을 패터닝(patterning)하고, 제1 산화막 및 패드 질화막을 순차적으로 건식 식각(dry etch)을 수행하는 단계; 게이트 전극용 감광막을 제거하고, 크리닝(cleaning)한 후에 소정의 도피드 폴리 실리콘(doped poly silicon)을 증착하고 식각 백(etch back)하여 측벽에 사이드 월 도피드 폴리 실리콘이 남도록 하는 단계; 남아있는 패드 산화막을 프리 크리닝(pre-cleaning)으로 제거하고, 게이트 절연막을 형성하고, 형성된 게이트 절연막 상부에 CVD TiN을 증착하며, 증착된 CVD TiN 상부에 텅스텐(W)을 증착한 후, CMP 평탄화를 수행하여 게이트 전극을 완료하는 단계; 제1 산화막을 습식 식각 방식으로 제거하고, 소스, 드레인 임플란테이션한 후, 평탄화 절연막을 적층하고, CMP 평탄화시켜 게이트 플러그, 소스 플러그, 드레인 플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 일 실시 예를 상세하게 설명하기로 한다.
도 1a 내지 도 1d는 본 발명에 따른 반도체 소자의 극 미세 트랜지스터 제작을 위한 공정과정을 도시한 단면도이다.
즉, 도 1a를 참조하면, 실리콘 기판(10)에 에스티아이(shallow trench isolation, STI)(20)를 형성하고, 형성된 STI(20)상부에 패드(Pad) 산화막(30), 패드 질화막(40), 제1 산화막(50)을 순차적으로 적층한다. 여기서, 제1 산화막(50)의 두께는 게이트 전극 두께만큼 적층되어야 한다.
이후, 도 1b를 참조하면, 제1 산화막(50) 상에 게이트(Gate) 전극용 감광막(60)을 패터닝(patterning)하고, 제1 산화막(50), 패드 질화막(40)을 순차적으로 건식 식각(dry etch)을 수행한다. 여기서, 식각한 후의 패드 산화막(30)은 50Å 두께로 남아야 한다.
이후, 도 1c를 참조하면, 건식 식각을 수행한 상태에서, 게이트 전극용 감광막(60)을 제거하고, 크리닝(cleaning)을 한 후에 소정의 도피드 폴리 실리콘(doped poly silicon)(70)을 증착하고 식각 백(etch back)하여 측벽에 사이드 월 도피드 폴리 실리콘(side wall doped poly silicon)(70)이 남도록 한다.
다음으로, 남아있는 패드 산화막(30)을 게이트 절연막(80) 이전의 프리 크리닝(pre-cleaning)으로 제거하고, 게이트 절연막(80)을 형성하고, 형성된 게이트 절연막(80) 상부에 CVD TiN 또는 TaN(90)을 증착하며, 증착된 TiN 또는 TaN(90) 상부에 텅스텐(W)(100)을 두껍게 증착한 후, CMP 평탄화를 수행하여 게이트 전극을 완료한다.
여기서, 게이트 절연막(80)이 성장하기 전에 게이트 전극 하부에 로컬 채널 아이언 임플란테이션(local channel Ion Implantation)은 소스, 드레인 영역을 살리시데이션(salicidation) 할 경우와 LDD를 할 경우에만 진행한다.
그리고, 측벽에 있는 도피드 폴리 실리콘(doped poly silicon)(70)은 LDD 임플란테이션을 하지 않으면서 그 역할을 수행한다. 즉, 게이트 전극에 전원이 인가되면, 도피드 폴리 실리콘(70) 하부의 패드 산화막(30) 두께는 게이트 절연막 보다 두꺼워서 이 두께를 제거함으로써, 도핑 역할을 수행하게 된다.
도 1d를 참조하면, 제1 산화막(50)을 습식 또는 건식 식각 방식으로 제거하고, 소스, 드레인 임플란테이션한 후, 평탄화 절연막(110)을 두껍게 적층하고, CMP 평탄화시켜 게이트 플러그(120a), 소스 플러그(120b), 드레인 플러그(120c)를 형성한다.
이에 따라, 나노 기술(nano technology)을 실현할 수 있으며, 로컬 채널 영역을 게이트 전극 하부에 형성하여 SCE를 개선시키며, 게이트 길이(gate length)를 리소그래피 기술에서 벗어나 조절 가능하다.
그러므로, 본 발명은 극 자외선(DUV)에서의 0.10㎛ 이하의 극 미세 트랜지스터를 제작함으로써, 나노 기술(nano technology)을 실현할 수 있으며, 로컬 채널 영역을 게이트 전극 하부에 형성하여 SCE를 개선시키며, 게이트 길이(gate length)를 리소그래피 기술에서 벗어나 조절 가능하다는 효과가 있다.

Claims (6)

  1. 반도체 소자의 트랜지스터 제작방법에 있어서,
    실리콘 기판에 에스티아이(shallow trench isolation, STI)를 형성하고, 상기 형성된 STI상부에 패드(Pad) 산화막, 패드 질화막, 제1 산화막을 순차적으로 적층하는 단계;
    상기 제1 산화막 상에 게이트(Gate) 전극용 감광막을 패터닝(patterning)하고, 상기 제1 산화막 및 패드 질화막을 순차적으로 건식 식각(dry etch)을 수행하는 단계;
    상기 게이트 전극용 감광막을 제거하고, 크리닝(cleaning)한 후에 소정의 도피드 폴리 실리콘(doped poly silicon)을 증착하고 식각 백(etch back)하여 측벽에 사이드 월 도피드 폴리 실리콘이 남도록 하는 단계;
    상기 남아있는 패드 산화막을 프리 크리닝(pre-cleaning)으로 제거하고, 게이트 절연막을 형성하고, 상기 형성된 게이트 절연막 상부에 CVD TiN을 증착하며, 상기 증착된 CVD TiN 상부에 텅스텐(W)을 증착한 후, CMP 평탄화를 수행하여 게이트 전극을 완료하는 단계;
    상기 제1 산화막을 습식 식각 방식으로 제거하고, 소스, 드레인 임플란테이션한 후, 평탄화 절연막을 적층하고, CMP 평탄화시켜 게이트 플러그, 소스 플러그, 드레인 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 극 미세 트랜지스터 제작방법.
  2. 제 1 항에 있어서,
    상기 식각된 패드 산화막은, 50Å 두께인 것을 특징으로 하는 반도체 소자의 극 미세 트랜지스터 제작방법.
  3. 제 1 항에 있어서,
    상기 게이트 절연막이 성장하기 전에 게이트 전극 하부에 로컬 채널 아이언 임플란테이션(local channel Ion Implantation)은 소스, 드레인 영역을 살리시데이션(salicidation) 할 경우와 LDD를 할 경우에만 진행하는 것을 특징으로 하는 반도체 소자의 극 미세 트랜지스터 제작방법.
  4. 제 1 항에 있어서,
    상기 측벽에 있는 도피드 폴리 실리콘(doped poly silicon)은 LDD 임플란테이션을 하지 않으면서 역할을 수행하는 것을 특징으로 하는 반도체 소자의 극 미세 트랜지스터 제작방법.
  5. 제 1 항에 있어서,
    상기 형성된 게이트 절연막 상부에 TaN을 증착하며, 상기 증착된 TaN 상부에 텅스텐(W) 증착 및 CMP 평탄화를 수행하여 게이트 전극을 완료하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 극 미세 트랜지스터 제작방법.
  6. 제 1 항에 있어서,
    상기 제1 산화막을 건식 식각 방식으로 제거하고, 소스, 드레인 임플란테이션을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 극 미세 트랜지스터 제작방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102625669B (zh) * 2009-06-08 2015-09-23 核磁共振成像介入技术有限公司 能够近实时地跟踪和生成柔性体内装置的动态可视化的mri导向的介入系统
CN102412158B (zh) * 2011-04-29 2013-08-07 上海华力微电子有限公司 在浅沟槽上形成接触孔以提高半导体器件性能的方法
CN102420172B (zh) * 2011-05-13 2014-02-05 上海华力微电子有限公司 用于提高半导体器件性能的在浅沟槽上形成接触孔的方法
KR102066848B1 (ko) 2013-06-24 2020-01-16 삼성전자 주식회사 반도체 소자 및 그 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950021100A (ko) * 1993-12-28 1995-07-26 김주용 반도체 소자의 비트라인 콘택홀 형성방법
KR970052504A (ko) * 1995-12-30 1997-07-29 김주용 반도체 소자의 콘택홀 형성방법
KR20000033395A (ko) * 1998-11-23 2000-06-15 윤종용 반도체장치의 커패시터 및 그 제조방법
KR20020066569A (ko) * 2001-02-12 2002-08-19 삼성전자 주식회사 반도체 장치의 저장 노드 형성 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW452869B (en) 1998-12-17 2001-09-01 Hyundai Electronics Ind Method of forming gate electrode in semiconductor device
US6346467B1 (en) * 1999-09-02 2002-02-12 Advanced Micro Devices, Inc. Method of making tungsten gate MOS transistor and memory cell by encapsulating
JP2003243531A (ja) * 2002-02-13 2003-08-29 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6727151B2 (en) * 2002-08-07 2004-04-27 Chartered Semiconductor Manufacturing Ltd. Method to fabricate elevated source/drain structures in MOS transistors

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950021100A (ko) * 1993-12-28 1995-07-26 김주용 반도체 소자의 비트라인 콘택홀 형성방법
KR970052504A (ko) * 1995-12-30 1997-07-29 김주용 반도체 소자의 콘택홀 형성방법
KR20000033395A (ko) * 1998-11-23 2000-06-15 윤종용 반도체장치의 커패시터 및 그 제조방법
KR20020066569A (ko) * 2001-02-12 2002-08-19 삼성전자 주식회사 반도체 장치의 저장 노드 형성 방법

Non-Patent Citations (5)

* Cited by examiner, † Cited by third party
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