KR100591158B1 - 반도체 소자의 게이트 전극의 제조 방법 - Google Patents

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Abstract

소자의 활성영역으로 정의된 반도체 기판 상에 게이트산화막 및 희생버퍼막을 순차적으로 형성한 다음, 희생버퍼막을 패터닝하여 보조 패턴을 형성한다. 이어, 기판의 상부에 다결정실리콘층을 적층하고, 건식 식각을 실시하여 보조 패턴의 측벽에 다결정 규소층의 사이드월을 형성한 다음, 보조 패턴을 제거하고, 기판의 상부에 절연막을 적층한다. 이어, 화학기계적 연마 공정을 실시하여 사이드월 및 절연막의 일부 두께를 제거하여 사이드월의 일부로 이루어진 게이트 전극을 완성한다. 이어, 절연막을 제거하고, 이후의 반도체 제조 공정을 실시한다.
트랜지스터, 나노게이트, 사이드월, 다결정실리콘

Description

반도체 소자의 게이트 전극의 제조 방법 {Method for manufacturing gate electrode of semiconductor devices}
도 1 내지 도 6은 본 발명의 실시예에 따른 반도체 소자의 게이트 전극의 형성 방법을 그 공정 순서에 따라 도시한 단면도이다.
본 발명은 반도체 소자의 금속 배선의 제조 방법에 관한 것으로, 더욱 상세하게는 미세한 나노(nano) 선폭을 가지는 반도체 소자의 게이트 전극을 제조하는 금속 배선의 제조 방법에 관한 것이다.
일반적으로 반도체 소자 중에서 모스 트랜지스터는 필드 효과 트랜지스터(field effect transistor, FET)의 일종으로, 반도체 기판에 형성된 소스, 드레인 영역과, 이 소스, 드레인 영역이 형성된 반도체 기판 상에 게이트 산화막과 게이트가 형성된 구조를 가진다. 이러한 모스 트랜지스터의 구조에서 전극인 소스, 드레인, 게이트 상부에는 각각 전기적 신호를 인가하기 위한 금속 배선이 연결되어 소자를 작동시킨다.
이러한 모스 트랜지스터의 제조 공정에서는 실리콘웨이퍼의 활성 영역(active region) 표면에 소정 폭의 게이트 산화막과 폴리실리콘을 적층하고 패터닝하여 게이트 전극을 형성하고, 게이트 전극을 도핑 마스크로 이용하여 소자 영역의 실리콘웨이퍼에 P형 또는 N형 도펀트를 저농도로 이온 주입함으로써 소자 영역의 실리콘웨이퍼에 엘디디(LDD:lightly doped drain)를 형성하며, 게이트 전극의 양 측벽에 사이드월(side wall)을 형성한 후, 사이드월 및 폴리실리콘을 도핑 마스크로 이용하여 소자 영역의 실리콘웨이퍼에 LDD와 동일한 도전형의 도펀트를 고농도로 이온 주입함으로써 소자 영역의 실리콘웨이퍼에 소스, 드레인을 형성한다.
반도체 소자의 집적도가 향상됨에 따라 회로의 선폭도 좁아지게 되고 이에 따라 게이트의 크기 역시 작아지게 되어, 이른바 나노 게이트(nano gate)가 출현하고 있다.
그러나, 종래의 반도체 소자의 제조 방법에서 게이트 형성을 위한 사진 식각 공정의 한계로 인해 나노 게이트와 같이 작은 크기의 게이트를 구현하는 것은 불가능한 문제점이 있었다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로, 그 목적은 소형화에 유리하여 나노 게이트를 구현하는 반도체 소자의 게이트 전극의 제조 방법을 제공하는 것이다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명에서는 다결정실리콘을 사이드월로 형성하여 게이트를 형성한다.
즉, 소자의 활성영역으로 정의된 반도체 기판 상에 게이트산화막 및 희생버퍼막을 순차적으로 형성한 다음, 희생버퍼막을 패터닝하여 보조 패턴을 형성한다. 이어, 기판의 상부에 다결정실리콘층을 적층하고, 건식 식각을 실시하여 보조 패턴의 측벽에 다결정 규소층의 사이드월을 형성한 다음, 보조 패턴을 제거하고, 기판의 상부에 절연막을 적층한다. 이어, 화학기계적 연마 공정을 실시하여 사이드월 및 절연막의 일부 두께를 제거하여 사이드월의 일부로 이루어진 게이트 전극을 완성한다. 이어, 절연막을 제거하고, 이후의 반도체 제조 공정을 실시한다.
이러한 본 실시예에 따른 제조 방법에서는 희생산화막의 두께를 조절하여 금속 배선의 폭을 조절하며, 희생버퍼막은 산화막으로 형성하는 것이 바람직하다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이하, 본 발명에 따른 반도체 소자으 게이트 전극을 제조하는 금속 배선의 제조 방법에 대하여 첨부된 도면을 참조하여 상세히 설명한다.
도 1 내지 7은 본 발명의 실시예에 따른 반도체 소자의 게이트 전극의 제조 방법에 대하여 그 공정 순서 따라 도시한 단면도이다.
먼저, 도 1에 도시한 바와 같이, 실리콘웨이퍼(11)의 소정영역을 선택적으로 식각하여 트렌치를 형성하고 트렌치의 내부를 산화막으로 매립하여 필드산화막(도시하지 않음)을 형성하여, 필드산화막을 제외한 나머지 실리콘웨이퍼(11)의 영역을 소자의 활성영역으로 정의한다. 이어서, 필드산화막을 포함하는 실리콘웨이퍼(11)의 상부 전면에 게이트산화막(13) 및 희생산화막(15)을 차례로 형성한 다음 그 상부에 사이드월 사이드월용 감광막 패턴(100)을 형성한다. 이때, 희생산화막(15)의 두께에 따라 게이트의 폭을 조절할 수 있으며, 희생산화막(15)은 다결정 실리콘과 식각 선택비를 가지는 물질로 대체할 수 있다.
이어, 도 2에서 보는 바와 같이 감광막 패턴을 식각 마스크로 이용하여 희생산화막(15)을 패터닝하여 사이드월용 보조 패턴(16)을 형성한다.
이어, 도 3에서 보는 바와 같이, 실리콘웨이퍼(11)의 상부 전면에 다결정 규소를 적층하여 다결정실리콘층(17)을 형성한다.
이어, 도 4에서 보는 바와 같이, 사이드월용 보조 패턴(16)이 노출될 때까지 다결정실리콘층(17)을 건식 식각 방법으로 수직식각하여 사이드월용 보조 패턴(16)의 측벽에 다결정실리콘으로 이루어진 사이드월(18)을 형성한다.
이어, 도 5에서 보는 바와 같이, 사이드월(18)과 사이드월용 보조 패턴(16)에 대하여 큰 식각 선택비를 가지는 조건으로 건식 식각 또는 습식 식각을 실시하 여 사이드월용 보조 패턴(16)을 제거한다.
도 6에서 보는 바와 같이, 실리콘웨이퍼(11)의 상부에 산화 규소 또는 질화 규소를 적층하여 절연막(19)을 형성한다. 이때, 사이드월(18)보다 두껍게 형성하는 것이 바람직하다. 이어, 절연막(19)이 노출되고 일부 두께가 식각되는 시점을 종료점으로 설정하여 화학기계적 연마하되, 절연막(19)이 소정두께 제거되도록 약간 과도하게 화학기계적 연마하여 구현하고자하는 게이트의 높이 및 폭을 맞추는 것이 좋다. 이때, 사이드월(18)의 상부도 일부 식각되어 게이트(20)가 완성된다.
이어, 절연막(19)만을 선택적으로 식각하여 실리콘웨이퍼(11)의 상부에는 게이트(20)만을 남긴다.
이어, 통상적인 공정으로 반도체 소자를 제조한다. 즉, 모스 트랜지스터의 경우에 다결정실리콘의 게이트(20)를 도핑 마스크로 하여 노출된 실리콘웨이퍼(11) 내에 불순물 이온을 저농도로 주입하여 엘디디 영역(도시하지 않음)을 형성한 후, 게이트(20)의 측벽에 질화막으로 이루어진 사이드월(도시하지 않음)을 형성하고, 사이드월 및 게이트(20)를 마스크로 하여 노출된 실리콘웨이퍼(11) 내에 불순물 이온을 고농도로 주입하여 소스 및 드레인 영역을 형성한다.
상술한 바와 같이, 본 발명에서는 다결정실리콘으로 사이드월을 형성한 다음, 일정한 소정의 두께를 남기어 게이트를 형성함으로써，미세한 폭을 가지는 게이트를 형성할 수 있다. 사이드월 형성을 위한 절연막의 증착 두께를 조절하는 것 에 의해 게이트의 폭을 조절할 수 있으므로 나노 게이트의 구현이 가능한 효과가 있다. 이를 통하여 소자 고집적화 추세에 따라 소형화되는 반도체 소자를 용이하게 제조할 수 있는 효과가 있다.

Claims (3)

  1. 소자의 활성영역으로 정의된 반도체 기판 상에 게이트산화막 및 희생버퍼막을 순차적으로 형성하는 단계;
    상기 희생버퍼막을 패터닝하여 보조 패턴을 형성하는 단계,
    상기 기판의 상부에 다결정실리콘층을 적층하고, 건식 식각을 실시하여 보조 패턴의 측벽에 다결정 규소층의 사이드월을 형성하는 단계,
    상기 보조 패턴을 제거하고, 기판의 상부에 절연막을 적층하는 단계,
    화학기계적 연마 공정을 실시하여 상기 사이드월 및 상기 절연막의 일부 두께를 제거하여 상기 사이드월의 일부로 이루어진 게이트 전극을 완성하는 단계,
    상기 절연막을 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 제조 방법.
  2. 제1 항에서,
    상기 희생산화막의 두께를 조절하여 상기 게이트 전극의 폭을 조절하는 반도체 소자의 게이트 전극 제조 방법.
  3. 제2 항에서,
    상기 희생버퍼막은 산화막으로 형성하는 반도체 소자의 게이트 전극 제조 방법.
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