KR100698068B1 - 핀 구조 전계 트랜지스터 및 이의 제조방법 - Google Patents
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Abstract
본 발명은 핀의 모서리 부분을 라운드 형태로 형성하여, 상기 모서리 부분과 맞닿는 게이트 절연막의 단선을 방지할 수 있는 핀 구조 전계 트랜지스터 및 이의 제조방법에 관한 것으로, 소자 분리막이 형성된 반도체 기판의 전면에 형성된 절연막; 상기 절연막상에 형성되며, 모서리 부분이 라운드 형태로 이루어진 핀; 상기 핀의 표면에 형성된 게이트 절연막; 및, 상기 핀을 감싸도록 상기 게이트 절연막상에 형성된 게이트 전극을 포함하여 구성된 것이다.
Fin-FET, 게이트 절연막, 단선, 핀 구조 전계 트랜지스터
Description
도 1은 종래의 핀 구조 전계 트랜지스터의 사시도
도 2는 도 1의 Ⅰ~Ⅰ의 선상에 따른 단면도
도 3은 본 발명의 실시예에 따른 핀 구조 전계 트랜지스터의 사시도
도 4는 도 3의 Ⅱ~Ⅱ의 선상에 따른 단면도
도 5는 도 3의 Ⅲ~Ⅲ의 선상에 따른 단면도
도 6a 내지 도 6e는 본 발명의 실시예에 따른 핀 구조 전계 트랜지스터의 제조 방법을 나타낸 공정단면도
＊도면의 주요부에 대한 부호 설명
300 : 반도체 기판 301 : 절연막
330 : 게이트 절연막 306 : 게이트 전극
305 : 핀
본 발명은 반도체 소자에 관한 것으로, 특히 핀의 모서리 부분을 라운드 형 태로 형성하여, 상기 모서리 부분과 맞닿는 게이트 절연막의 단선을 방지할 수 있는 핀 구조 전계 트랜지스터 및 이의 제조방법에 관한 것이다.
기존의 디램같은 메모리 반도체 장치에 주로 사용되는 MOS형 전계 트랜지스터는 실리콘 기판 표면에 게이트 절연막을 형성하고 게이트 절연막 위에 도전막 패턴을 형성하는 평판형 트랜지스터이다. 그러나, 반도체 장치의 소자 고집적화에 따라 게이트 패턴의 선폭이 줄어들고 채널의 길이와 폭도 줄어들어 단채널 효과나 협채널 효과 같은 트랜지스터 동작에 부정적인 효과가 증가하고 있다.
또한, 모스형 전계 트랜지스터에서 구동 전류(drive current)는 각 셀에서 게이트 전극 아래 있는 기판 채널을 통해 흐르며 반도체 장치가 고집적화 되어 소자 크기 저하가 이루어지면서 게이트 전극과 인접한 극히 한정된 깊이와 폭만 을 통해 흐르므로 그 양이 극도로 제한되어 트랜지스터 동작 특성을 악화시킨다.
모스형 전계 트랜지스터에서의 단채널 효과와 구동 전류 제한 문제를 해결하기 위해 얕은 접합 구조에서 기판과 게이트 전극이 접하는 면적을 늘림으로써 구동 전류를 늘릴 수 있는 핀 구조 전계 트랜지스터가 제안되었다.
이하, 첨부된 도면을 참조하여 종래의 핀 구조 전계 트랜지스터를 상세히 설명하면 다음과 같다.
도 1은 종래의 핀 구조 전계 트랜지스터의 사시도이고, 도 2는 도 1의 Ⅰ~Ⅰ의 선상에 따른 단면도이다.
종래의 핀 구조 전계 트랜지스터는, 도 1 및 도 2에 도시된 바와 같이, 소자 분리막(도시되지 않음)이 형성된 반도체 기판(100)과, 상기 반도체 기판(100)의 전 면에 형성된 절연막(101)과, 상기 절연막(101)상에 형성된 핀(105)과, 상기 핀(105)의 표면에 형성된 게이트 절연막(101)과, 상기 핀(105)을 둘러싸도록 상기 게이트 절연막(101)상에 형성된 게이트 전극(106)을 포함한다. 여기서, 게이트 전극(106)의 양측의 핀(105)상에는 소오스/드레인 영역(도시되지 않음)이 형성되어 있다.
한편, 상기 소오스 영역과 드레인 영역은 상기 핀(105)을 통해 서로 연결된다. 그리고, 상기 게이트 전극(106)은 상기 소오스 영역과 드레인 영역을 잇는 핀(105)(45) 위로 수직하게 엇갈려 지난다(cross over). 이때 게이트 전극(106)은 핀(105)의 3면을 감싸 접하면서 지나가므로 평면 구조의 MOS형 전계 트랜지스터와 비교할 때 개략적으로 핀(105)의 높이의 두배만큼 채널의 폭이 증가하며 구동 전류 양도 증가하게 된다.
그러나, 종래의 핀 구조 전계 트랜지스터에는 다음과 같은 문제점이 있었다.
도 2에 도시된 바와 같이, 핀 구조 트랜지스터에서는 상기 돌출된 액티브 영역(105)의 모서리 부분(A)이 직각을 이루기 때문에, 상기 액티브 영역(105)의 모서리 부분(A)과 맞닿는 게이트 절연막(101) 부분이 단선되는 문제점이 발생할 수 있다.
도 2에 도시된 바와 같이, 핀 구조 트랜지스터에서는 상기 돌출된 액티브 영역(105)의 모서리 부분(A)이 직각을 이루기 때문에, 상기 액티브 영역(105)의 모서리 부분(A)과 맞닿는 게이트 절연막(101) 부분이 단선되는 문제점이 발생할 수 있다.
즉, 게이트 절연막(101)을 형성한 후에 직각을 이루는 액티브 영역(105)의 모서리 부분(A)에서 전계가 집중되어 상기 게이트 절연막(101) 부분이 단선되어 소자의 신뢰성을 저하시키는 주요 원인이 된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 핀의 모서리 부분을 라운딩 형태로 형성하여, 상기 핀의 모서리 부분과 맞닿는 게이트 절연막의 단선을 방지할 수 있는 핀 구조 전계 트랜지스터 및 이의 제조방법을 제공하 는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 핀 구조 반도체 소자는, 소자 분리막이 형성된 반도체 기판의 전면에 형성된 절연막; 상기 절연막상에 형성되며, 모서리 부분이 라운드 형태로 이루어진 핀; 상기 핀의 표면에 형성된 게이트 절연막; 및, 상기 핀을 감싸도록 상기 게이트 절연막상에 형성된 게이트 전극을 포함하여 구성된 것을 그 특징으로 한다.
여기서, 상기 핀은 상기 게이트 절연막과 맞닿는 모서리 부분이 라운드 형태로 이루어진 것을 특징으로 한다.
상기 핀은 절연막과 맞닿는 모서리 부분이 라운드 형태인 것을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 핀 구조 반도체 소자의 제조방법은, 소자 분리막이 형성된 반도체 기판의 전면에 절연막을 형성하는 단계; 상기 절연막상에 도전체를 증착하고, 이를 포토 및 식각공정을 통해 패터닝하여 모서리가 라운드 형태를 갖는 핀을 형성하는 단계; 상기 핀의 표면에 게이트 절연막을 형성하는 단계; 및, 상기 핀을 감싸도록 상기 게이트 절연막상에 게이트 전극 형성하는 단계를 포함하여 이루어지는 것을 그 특징으로 한다.
여기서, 상기 도전체를 패터닝하기 전에, 상기 도전체상에 산화막을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 한다.
상기 산화막의 두께는 10AÅ 내지 400Å인 것을 특징으로 한다.
상기 도전체를 등방성 건식식각 방법을 사용하여 식각하는 것을 특징으로 한다.
상기 전도체는 폴리실리콘인 것을 특징으로 한다.
상기 게이트 절연막은 HfO2 및 HfOxNy 중 어느 하나로 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 핀 구조 반도체 소자를 상세히 설명하면 다음과 같다.
도 3은 본 발명의 실시예에 따른 핀 구조 전계 트랜지스터의 사시도이고, 도 4는 도 3의 Ⅱ~Ⅱ의 선상에 따른 단면도이며, 도 5는 도 3의 Ⅲ~Ⅲ의 선상에 따른 단면도이다.
본 발명의 실시예에 따른 핀 구조 전계 트랜지스터는, 도 3 및 도 4에 도시된 바와 같이, 소자 분리막이 형성된 반도체 기판(300)과, 상기 반도체 기판(300)의 전면에 형성된 절연막(301)과, 상기 절연막(301)상에 형성되며, 모서리 부분(B, C)이 라운드 형태로 이루어진 핀(305)과, 상기 핀(305)의 표면에 형성된 게이트 절연막(330)과, 상기 핀(305)을 둘러싸도록 상기 게이트 절연막(330)상에 형성된 게이트 전극(306)을 포함한다.
여기서, 상기 핀(305)은 상기 게이트 절연막(330)과 맞닿는 모서리 부분(B)이 라운드 형태로 이루어지며, 또한, 상기 핀(305)은 절연막(301)과 맞닿는 모서리 부분(C)이 라운드 형태로 이루어진다. 따라서, 상기 핀(305)의 표면에 형성되는 게이트 절연막(330)의 단선을 방지할 수 있다.
한편, 상기 게이트 양측에 위치한 핀(305) 부분에는 소오스/드레인 영역(도시되지 않음)이 형성된다.
이와 같이 구성된 본 발명의 실시예에 따른 핀 구조 전계 트랜지스터의 제조방법을 상세히 설명하면 다음과 같다.
도 6a 내지 도 6e는 본 발명의 실시예에 따른 핀 구조 전계 트랜지스터의 제조 방법을 나타낸 공정단면도이다.
먼저, 도 6a에 도시된 바와 같이, 소자 분리막이 형성된 반도체 기판(300)을 준비하고, 상기 반도체 기판(300)의 전면에 절연막(301) 및 폴리실리콘(350)을 차례로 증착하고, 상기 폴리실리콘(350)상에 포토레지스트 패턴(PR)을 형성한다.
이어서, 도 6b에 도시된 바와 같이, 상기 포토레지스트 패턴(PR)을 마스크로 하여 상기 폴리실리콘(350)를 식각함으로써, 모서리 부분(B, C)이 라운드 형태를 갖는 핀(305)을 형성한다. 이때, 상기 핀(305)의 모서리 부분(B, C)을 라운드 형태로 이루기 위해서 다음과 같은 방법이 사용될 수 있다.
즉, 상기 폴리실리콘(350)상에 얇은 두께로 산화막(도시되지 않음)을 형성하고, 상기 산화막이 형성된 폴리실리콘(350)층을 건식식각 또는 습식식각을 사용하여 식각하는 첫 번째 방법이 있다. 이때, 상기 산화막의 두께는 약 10Å 내지 400Å의 두께로 형성하는 것이 바람직하다.
그리고, 상기 폴리실리콘(350)을 등방성 건식식각을 사용하여 식각하는 두 번째 방법이 있다.
상술한 첫 번째 방법 또는 두 번째 방법을 사용하여 상기 도전체(350)의 식 각 공정을 진행함으로써, 모서리 부분(B, C)이 라운드 형태로 이루어진 핀(305)을 형성할 수 있다.
이후, 상기 핀에 웰 이온을 주입하여 웰 영역(도시되지 않음)을 형성한다.
다음으로, 상기 결과물이 형성된 반도체 기판(300)의 전면에 열 산화공정이나 급속 열처리 공정을 실시하여 게이트 산화막을 형성하고, 이어서, 상기 게이트 산화막이 형성된 반도체 기판(300)의 전면에 게이트 전극용 폴리실리콘층을 형성한다.
이어서, 도 6c에 도시된 바와 같이, 상기 폴리실리콘층 및 상기 게이트 산화막을 포토 및 식각공정을 통해 패터닝하여, 게이트 절연막(330) 및 게이트 전극(306)을 형성한다.
여기서, 상기 게이트 절연막(330)은 HfO2 또는, HfOxNy를 사용하여 형성할 수 있다.
다음으로, 도 6d에 도시된 바와 같이, 상기 핀(305)에 얕은 접합영역(Shallow junction)을 형성하기 위한 저농도 이온 주입 공정을 실시하여 저농도 접합영역(355a)(P - 또는 N - )을 형성한다.
이어서, 도 6e에 도시된 바와 같이, 소정의 증착 및 식각공정을 순차적으로 실시하여 게이트 전극(306)의 측벽에 LDD(Lightly Doped Drain) HLD(High temperature Low pressure Dielectric)용 스페이서(341)를 형성한다.
다음으로, 상기 스페이서(341)를 마스크로 고농도 이온 주입 공정을 실시하여 상기 핀(305)에 고농도 접합영역(355b)(P + 또는 N + )을 형성한다. 이로써, 게 이트 전극(306)(149)은 저농도 이온 주입 공정에 의해 소정 이온으로 도핑된다. 또한, 상기 핀(305)에는 저농도 접합영역(355a)과 고농도 접합영역(355b)으로 이루어진 소오스/드레인 영역(366)이 형성된다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같은 본 발명에 따른 핀 구조 전계 트랜지스터에는 다음과 같은 효과가 있다.
본 발명에서는 핀의 모서리 부분을 라운드 형태로 형성함으로써, 상기 핀의 표면에 증착되는 게이트 절연막의 단선을 방지하고 있다.
Claims (9)
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- 소자 분리막이 형성된 반도체 기판의 전면에 절연막을 형성하는 단계;상기 절연막상에 폴리실리콘을 증착하고, 이를 포토 및 식각공정을 통해 패터닝하여 모서리가 라운드 형태를 갖는 핀을 형성하는 단계;상기 핀의 표면에 게이트 절연막을 형성하는 단계; 및,상기 핀을 감싸도록 상기 게이트 절연막상에 게이트 전극 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 핀 구조 트랜지스터의 제조방법.
- 제 4 항에 있어서,상기 폴리실리콘을 패터닝하기 전에, 상기 폴리실리콘상에 산화막을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 핀 구조 전계 트랜지스터의 제조방법.
- 제 5 항에 있어서,상기 산화막의 두께는 10Å 내지 400Å인 것을 특징으로 하는 핀 구조 전계 트랜지스터의 제조방법.
- 제 4 항에 있어서,상기 폴리실리콘을 등방성 건식식각 방법을 사용하여 식각하는 것을 특징으로 하는 핀 구조 전계 트랜지스터의 제조방법.
- 삭제
- 제 4 항에 있어서,상기 게이트 절연막은 HfO2 및 HfOxNy 중 어느 하나로 이루어진 것을 특징으로 하는 핀 구조 전계 트랜지스터의 제조방법.
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