KR100513405B1 - 핀 트랜지스터의 형성 방법 - Google Patents

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Abstract

본 발명은 반도체소자의 형성방법에 관한 것으로, 구체적으로는 다마신 공법을 이용한 핀 트랜지스터의 형성방법에 관한 것으로써, 본 발명에 의한 핀 트랜지스터 형성방법은, 반도체 기판에 측벽들이 노출된 상태로 핀 형태의 활성영역을 형성하는 단계와, 상기 활성영역의 상부 및 측벽들에 게이트 절연막을 형성한 후, 상기 활성영역을 둘러싸는 소자 분리막을 상기 활성영역의 상부 높이로 형성하고, 상기 소자 분리막 상에 상기 측벽들의 일부가 노출되는 개구부를 형성하는 단계와, 도전막으로 상기 개구부를 채우면서 상기 활성영역의 일부 상부를 덮는 것에 의해 게이트 전극을 형성하는 단계, 및 상기 활성영역의 게이트 전극이 형성되지 않은 부위에 상기 게이트 전극을 사이에 두고 소오스 및 드레인을 형성하는 단계를 구비함을 특징으로 한다. 본 발명에 따르면, 게이트 전극의 분리가 용이하며, 식각 부산물에 의한 문제 발생을 최소화 할 수 있으며, 채널영역의 누설전류와 에지 부위의 전계 집중을 방지할 수 있는 특징이 있다.

Description

핀 트랜지스터의 형성 방법{Method for forming fin field effect transistor}
본 발명은 반도체 소자를 형성하는 방법에 관한 것으로, 더욱 구체적으로는 다마신(damascene) 공법을 이용하여 핀 트랜지스터를 형성하는 방법에 관한 것이다.
일반적으로 금속-산화막-반도체 전계 효과 트랜지스터(MOSFET)는 고성능화와 고집적화의 일환으로 소자 크기의 축소화가 진행되어 왔다. 이러한 소자 집적도의 향상을 위하여 새로운 기술이 계속적으로 제시되어 왔으며, 이에 따라 동작 면에서나 크기 면에서 우수한 소자의 개발이 진행되어 왔다.
소자의 집적도를 향상시키기 위한 하나의 기술로써 핀 트랜지스터(finFET)가 제안되었다. 이는 트랜지스터의 바디영역이 수직구조로 형성된 것으로서, 일반적으로 물고기의 등지느러미(dorsal fin)와 유사하다는 데서 이름이 유래되었다.
상기의 핀 트랜지스터는, 여러 가지의 장점 중에서 소자의 사이즈를 증가시킬 필요 없이 더 많은 전류를 컨트롤 할 수 있다는 데에 큰 장점이 있는 반면에, 각각의 핀 트랜지스터 소자를 전기적으로 격리하는 것이 어렵다는 단점을 가지고 있다. 이러한 핀 트랜지스터의 단점을 극복하기 위하여, 상기의 핀 트랜지스터는 전통적으로 SOI(Silicon-On-Insulator) 기판으로부터 제조되어 왔다. 특히, 상기 트랜지스터의 핀이 매몰 산화막(Buried Oxide:BOX)의 상부에 있는 실리콘 층으로부터 형성되어 왔다. 따라서, 각각의 핀들은 상기 핀들의 하부에 존재하는 매몰 산화막으로 인하여 전기적으로 격리되어 있는 구조로 되어 있었다.
그러나, 이러한 SOI 기판으로부터 핀 트랜지스터를 형성하는 경우에는 SOI 기판의 가격이 벌크 기판의 가격에 비해서 현저히 높고, 기존의 제조 공정과 호환이 되지 않는다는 문제점등 여러 가지 문제점이 발생한다.
따라서, 벌크 기판에서 상기의 핀 트랜지스터를 개발하는 방법이 제시되었는데, 이는 기존의 평면 구조의 반도체 기술과의 높은 호환성을 가지는 장점이 있다.
이러한 벌크 기판에서 핀 트랜지스터를 형성하는 방법에 관한 종래 기술 중 하나의 예로써, 데이비드 엠 프라이드(David M. Fried)외 다수를 발명자로 하고 인터네셔널 비지니스 머신즈 코퍼레이션(International Business Machines Corporation)을 특허권자로 하여 특허 등록된 미국 등록 특허번호 6,642,090호(2003. 11. 04)가 제목 " 벌크 반도체 기판에서의 핀 전계 효과 트랜지스터 및 그의 형성방법(Fin FET device from bulk semiconductor and method for forming)" 하에 개시되어 있다.
또한, 벌크 기판에서 핀 트랜지스터를 형성하는 방법에 관한 종래 기술 중 다른 예로써, 2003년 2월 17일 내지 21일에 미국에서 열린 제4회 나노구조 및 고체 물리 시스템에 관한 국제 심포지움(Fourth International Symposium on Nanostructures and Mesoscopic Systems)에서 발표되고 "저차원 시스템 및 나노구조(Low-dimensional Systems and Nanostructures)"를 논문집의 제목으로 하고 저자를 Elsevier B.V.로 하는 논문집(Physica E ,Volume 19, Issues 1-2, Pages 6-12 (July 2003))에 "벌크 기판을 사용하는 40 나노미터의 바디 타이드 핀 트랜지스터 (A 40nm body-tied FinFET(OMEGA MOSFET) using bulk Si wafer)" 라는 제목으로 개시되어 있다.
상기한 종래 기술들은 벌크 기판에서 핀 트랜지스터를 형성하는 방법에 관한 것으로, 핀을 형성하는 데 있어서 상기 핀의 상부 에지 부위가 뾰족하게 형성됨으로 인한 부작용의 극복 방법이 개시되어 있지 않다. 또한, 게이트 전극을 형성함에 있어서, 상기 핀을 둘러싸고 있는 소자 분리막 전체를 상기 핀 형태의 활성영역의 일정부분이 드러나도록 전면적으로 식각 공정을 진행한 후에 도전막을 증착하게 된다. 그리고, 상기 도전막을 일정 패턴에 의하여 식각하여 게이트 전극을 형성하는 공정을 행한다. 이러한 게이트 전극을 형성하는 공정은, 게이트 전극의 형성하기 위해서 절대적인 식각량이 증가할 뿐 아니라, 형성되는 게이트 전극들 간에 쇼트(short)가 발생하는 문제점이 있다. 또한, 식각량 증가로 인하여 식각 부산물이 게이트 전극에 스페이서를 형성하는 문제점도 발생하게 된다. 그리고, 게이트 전극을 형성한 후에 다시 소자 분리영역에 절연막을 형성하므로 공정이 복잡해지는 단점이 있다.
따라서, 본 발명의 목적은 종래 기술의 문제점을 극복 할 수 있는 핀 트랜지스터 형성방법을 제공하는 데 있다.
본 발명의 다른 목적은 채널영역에서의 누설전류를 방지 또는 최소화할 수 있는 핀 트랜지스터 형성방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 게이트 전극의 쇼트를 방지 또는 최소화하며, 게이트 전극의 분리를 용이하게 할 수 있는 핀 트랜지스터 형성방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 게이트 전극의 분리시 식각량을 줄일수 있고 공정의 단순화를 이룰 수 있는 핀 트랜지스터 형성방법을 제공하는 데 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 양상(aspect)에 따라, 본 발명에 따른 핀 트랜지스터 형성방법은, 반도체 기판에 측벽들이 노출된 상태로 핀 형태의 활성영역을 형성하는 단계와; 상기 활성영역의 상부 및 측벽들에 게이트 절연막을 형성한 후, 상기 활성영역을 둘러싸는 소자 분리막을 상기 활성영역의 상부 높이로 형성하고, 상기 소자 분리막 상에 상기 측벽들의 일부가 노출되는 개구부를 형성하는 단계와; 도전막으로 상기 개구부를 채우면서 상기 활성영역의 일부 상부를 덮는 것에 의해 게이트 전극을 형성하는 단계와; 상기 활성영역의 게이트 전극이 형성되지 않은 부위에 상기 게이트 전극을 사이에 두고 소오스 및 드레인을 형성하는 단계를 구비함을 특징으로 한다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 다른 양상(aspect)에 따라, 본 발명에 따른 핀 트랜지스터 형성방법은, 반도체 기판에 측벽들이 노출된 상태로 핀(fin) 형태의 활성영역을 형성하고, 상기 활성영역의 상부 높이로 상기 활성영역을 둘러싸는 소자분리막을 형성하는 단계와; 상기 활성영역의 측벽들의 일부가 노출되도록 상기 소자 분리막의 일부에 개구부를 형성하는 단계와; 상기 개구부에 의해 노출된 측벽들의 일부 및 상기 개구부를 사이에 두는 상기 활성영역의 상부 일부에, 게이트 절연막을 개재하여 상기 개구부를 메우면서 상는 활성영역의 상부 일부를 덮는 게이트 전극을 형성하는 단계와; 상기 활성영역 중 게이트 전극이 형성되지 않은 부위에 상기 게이트 전극을 사이에 두고 소오스 및 드레인을 형성하는 단계를 포함함을 특징으로 한다.
상기한 방법들에 있어서 바람직하게는, 상기 활성영역은 상부 에지 부위가 둥글게 형성되며, 상기 활성영역의 에지 부위를 둥글게 형성하는 공정은 ISSG를 이용한 산화막 형성 공정에 의할 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 또 다른 양상(aspect)에 따라, 본 발명에 따른 핀 트랜지스터 형성방법은, 벌크 반도체 기판 전면에 핀 형태의 활성영역을 형성하기 위한 제1포토레지스트 패턴에 의해 제1산화막 및 질화막 적층구조의 마스크 패턴을 형성하는 단계와; 상기 반도체 기판 및 상기 마스크 패턴의 측면 및 상부에 ISSG를 이용한 제2산화막을 형성함에 의하여 상기 반도체 기판 및 상기 마스크 패턴의 측면이 맞닿는 부위를 둥글게 형성하는 단계와; 상기 마스크 패턴의 측면에 형성된 제2산화막을 제외하고 상기 마스크 패턴의 상부 및 상기 반도체 기판의 상부에 형성된 제2산화막을 제거한 후 상기 마스크 패턴 및 상기 마스크 패턴의 측면의 제2산화막을 마스크로 하여 상기 반도체 기판을 식각하여 핀 형태를 가지는 활성영역을 형성하는 단계와; 상기 마스크 패턴의 측면에 형성된 제2산화막을 제거하여 상기 활성영역 상부에 둥글게 형성된 에지 부위가 노출되도록 하고 상기 활성영역을 포함하는 상기 반도체 기판의 노출부위에 제3산화막을 형성하고 상기 제3산화막이 형성된 반도체 기판 전면에 질화막 라이너를 형성하는 단계와; 상기 질화막 라이너가 형성된 반도체 기판 전면에 소자 분리용 절연막을 충진한 후 상기 마스크 패턴을 평탄화 저지막으로 하는 평탄화 공정을 수행하여 소자 분리막을 형성하는 단계와; 상기 마스크 패턴을 식각 마스크로 하여 상기 활성영역의 상부높이까지 상기 소자분리막을 에치 백하는 단계와; 상기 반도체 기판 전면에 질화막 재질의 제2절연막을 일정 두께로 형성하고, 상기 소자 분리막의 상부가 노출되도록 상기 제2절연막을 에치 백하여 상기 마스크 패턴의 측벽에 질화막 스페이서를 형성하는 단계와; 셀 영역의 게이트가 형성될 부분만을 노출시키는 제2포토 레지스트 패턴 및 상기 질화막 스페이서를 마스크로 하여 상기 소자 분리막을 일정깊이까지 식각하여 상기 활성영역의 측벽들의 일부를 노출시키는 개구부를 형성하는 단계와; 상기 제2포토 레지스트 패턴을 제거하고 상기 질화막 스페이서를 마스크로 하여 등방성 식각 공정을 수행하여 상기 소자분리막 중 활성영역의 상부 에지 부위와 질화막 라이너 사이에 형성되어 있는 부분을 제거하는 단계와; 상기 활성영역 상부의 마스크 패턴, 질화막 스페이서 및 노출된 측벽의 질화막 라이너를 제거하는 단계와; 상기 질화막 라이너가 제거된 반도체 기판 전면에 상기 개구부를 메우면서 일정 두께를 가지는 도전막 인 폴리 실리콘막을 형성하고, 상기 도전막 상부에 텅스텐 실리사이드 막 및 캡핑막용 질화막을 순차적으로 형성하는 단계와; 제3 포토 레지스트 패턴에 의해 상기 캡핑막용 질화막, 텅스텐 실리사이드 막 및 폴리 실리콘 막을 상기 소자 분리막이 노출될 때까지 차례로 식각하여 게이트 전극 및 게이트 캡핑막을 형성하는 단계와; 상기 게이트 전극이 형성되지 않은 활성영역의 부위에 상기 게이트 전극을 사이에 두고 소오스 및 드레인을 형성하는 단계를 포함함을 특징으로 한다.
바람직하게는, 상기 활성영역 상부의 마스크 패턴, 질화막 스페이서 및 노출된 측벽의 질화막 라이너를 제거하는 단계 다음에, 상기 노출된 활성영역의 상부 및 노출된 측벽들에 형성되어 있는 제1산화막 및 제3산화막을 제거하여 활성영역의 상부 및 측벽들의 일부를 노출시키는 단계와; 상기 노출된 활성영역의 상부 및 측벽들의 일부에 게이트 절연막을 형성하는 단계를 더 포함할 수 있다.
상기한 방법적 구성들에 따르면, 게이트 전극의 분리가 용이하며, 식각 부산물에 의한 문제 발생을 최소화 할 수 있으며, 채널영역의 누설전류와 에지 부위의 전계 집중을 방지할 수 있다.
이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 도 1 내지 도 19를 참조로 설명되어질 것이다.
도 1 내지 도 19는 본 발명의 일 실시예에 따른 핀 트랜지스터의 형성을 공정 순서대로 나타낸 레이 아웃도 들, 단면도 들 및 사시도이다.
도 1은 본 발명의 일 실시예에 따라 형성되는 핀 트랜지스터의 레이 아웃도를 나타낸 것으로 셀 영역과 페리(peri)영역에 형성되는 활성영역과 게이트 전극의 모습이 보여지고 있다.
도 1에 도시된 바와 같이, 셀 영역에는 활성영역과 상기 활성영역에 형성된 게이트 전극이 나타나 있고, 페리 영역에도 활성영역과 상기 활성영역에 형성된 게이트가 나타나 있다. 셀 영역의 활성영역(100a) 및 게이트 전극(112a)은 도면상의 좌측에 위치하며 사이즈가 작게 형성된 부분에 나타나 있고, 페리 영역의 활성영역(100b) 및 게이트 전극(112a)은 도면상의 우측에 위치하며 사이즈가 크게 나타나 있다.
상기 도 2 내지 도11은 핀 트랜지스터를 형성 과정을 도 1의 Ⅰ-Ⅰ'의 단면도를 토대로 하여 공정 순서대로 나타낸 것이다.
도 2에 도시된 바와 같이, 벌크 반도체 기판(100)을 준비하고, 상기 벌크 반도체 기판(100)에 제1산화막(102)을 형성한 후 상기 제1산화막(102) 상에 제1절연막을 형성한다. 상기 제1산화막(102)은 100Å 정도로 성장시켜 형성되며, 상기 제1절연막은 2000Å 정도로 LPCVD(Low Pressure Chemical Vapor Deposition)법 또는 PECVD(Plasma Enhanced Chemical Vapor Deposition)법 등의 방법에 의해서 질화막(SiN)을 증착시킴으로써 형성될 수 있다.
상기 제1절연막이 형성된 반도체 기판에 활성영역인 핀(fin)을 형성하기 위한 제1포토 레지스트 패턴(미도시)을 형성한다. 상기 제1포토 레지스트 패턴을 마스크로 하여 상기 제1절연막을 상기 제1산화막(102)이 노출될 때까지 식각하여 마스크 패턴(104)을 형성한다.
도 3에 도시된 바와 같이, 상기 제1산화막(102)의 노출 부위를 제거하고 상기 마스크 패턴(104)이 형성된 반도체 기판 전면에 제2산화막(106)을 형성한다. 상기 제2산화막(106)은 최근 개발된 ISSG(in-situ steam generation) 방법을 이용하여 형성된다. 상기 ISSG를 이용하면, 실리콘뿐만 아니라 실리콘 질화물 상에서도 이산화 실리콘을 성장시킨다. 상기 ISSG 방법에 의한 산화물 품질은 CVD 산화물 보다 양호하다. 상기한 ISSG 방법은 온도가 약 900℃∼약 1100℃이고, 압력이 약 1000Pa∼약 2000Pa의 챔버 내에 0.5%∼33% 정도의 수소를 첨가한 산소를 직접 도입하고, 가열한 반도체 기판 상에서 상기 도입된 수소와 산소로부터 수증기를 발생시키는 내연방식의 발열 산화법을 이용한 것이다. 상기한 ISSG 방법을 이용하여 상기 반도체 기판(100) 표면 및 상기 마스크 패턴(104)의 상부 및 측면을 산화한다. 상기의 제2산화막(106)은 상기 반도체 기판 표면에는 150Å 정도로 형성되고 상기 마스크 패턴(104)의 상부에는 100Å 정도로 형성된다.
이로 인하여, 상기 마스크 패턴(104)의 측면 하부와 맞닿는 상기 반도체 기판(100)의 상부가 둥근 형태로 형성된다. 이는 후속 공정에서 형성되는 핀 모양의 활성영역의 상부 에지 부위에 해당되는 곳으로 상기 활성영역의 상부 에지 부위가 둥근 형태를 가지도록 하여 낮은 문턱전압을 가지는 경우에 있어서의 누설(leakage) 전류를 방지하고, 상기 에지 부위에 전계가 집중되는 현상을 방지하는 등 상기 에지 부위가 뾰족하게 형성됨으로 인하여 발생되는 여러 가지 문제점을 해결할 수 있다.
도 4에 도시된 바와 같이, 상기 반도체 기판(100) 표면 및 상기 마스크 패턴(104)상부의 제2산화막(106)이 이방성 식각 공정에 의하여 제거된다. 상기 이방성 식각 공정은 건식식각이나 플라즈마를 이용한 식각 등이 이용될 수 있다.
상기의 이방성 식각공정에 의하여, 상기 마스크 패턴(104)의 측면에 형성된 제2산화막(106a)은 제거되지 않고 상기 마스크 패턴(104)에 스페이서 형태로 남게되어 상기 ISSG 방법에 의해 둥글게 형성된 부위를 보호하게 된다.
도 5에 도시된 바와 같이, 상기 마스크 패턴(104) 및 스페이서 형태의 제2산화막(106a)을 식각 마스크로 하여 상기 반도체 기판을 식각함에 의하여 핀 형태의 활성영역 들(100a,100b)이 형성된다. 상기 활성영역(100a,100b)의 상부에서 하부까지의 길이는 2000Å 내지 3000Å 정도로 형성되나, 바람직하게는 2700Å정도로 형성된다. 상기 활성영역(100a,100b)을 형성하기 위한 식각 공정은 이방성 식각 공정인 건식 식각 등이 이용된다.
도 6에 도시된 바와 같이, 상기 활성영역(100a,100b)의 상부의 마스크 패턴(104)의 측면에 형성되어 있는 스페이서 형태의 제2산화막(106a)이 등방성 식각 공정에 의해서 제거된다. 상기 식각 공정은 등방성 식각 공정인 습식 식각 등이 이용된다.
상기의 스페이서 형태의 제2산화막(106a) 식각 공정에 의하여 상기 활성영역(100a,100b)의 상부의 둥글게 형성된 에지 부위가 노출되게 된다.
도 7에 도시된 바와 같이, 상기 활성영역(100a,100b)의 에지 부위가 노출된 반도체 기판 전면에 제3산화막(102a)이 형성된다. 상기 제3산화막(102a)은 50 Å정도의 두께로 형성된다. 상기 제3산화막(102a)이 형성된 반도체 기판 전면에 질화막 라이너(104a)가 형성된다. 상기 질화막 라이너(104a)는 상기 제3산화막(102a)의 상부에만 형성될 수도 있다. 상기 질화막 라이너(104a)는 75Å 정도의 두께로 LPCVD법 또는 PECVD법 등의 증착 방법에 의하여 형성될 수 있다.
상기 질화막 라이너(104a)는 상기 활성영역을 격리(isolation)하기 위한 공정에서 상기 활성영역(100a,100b)을 보호하기 위한 것이다.
도 8에 도시된 바와 같이, 상기 질화막 라이너(104a)가 형성된 반도체 기판 전면에, 상기 활성영역(100a,100b)의 상부에 형성된 마스크 패턴(104)의 상부 높이와 같도록 하는 소자 분리막(108)이 형성된다. 상기 소자 분리막(108)은 고밀도 플라즈마(high density plasma)를 이용한 산화막 증착 공정을 행함에 의하여 상기 반도체 기판을 충분히 덮도록 5000Å 정도로 형성한 후, 상기 활성영역의 상부에 형성된 마스크 패턴(104)을 평탄화 저지막으로 하는 CMP(Chemical Mechanical Polishing) 공정 등의 평탄화 공정을 이용하여 평탄화 함에 의하여 형성될 수 있다.
상기 소자 분리막(108)은 상기 활성영역 들의 격리(isolation)를 위한 것이다.
도 9에 도시된 바와 같이, 상기 소자 분리막(108)의 상부가 상기 활성영역(100a,100b)의 상부와 같아지도록 한다. 상기 마스크 패턴(104)의 상부 높이와 같게 형성되어 있는 상기 소자 분리막(108)을 습식 에치 백(wet etch-back) 공정 등을 행하여 상기 마스크 패턴(104)의 두께만큼 또는 400Å 정도의 두께를 제거함에 의하여 형성될 수 있다.
도 10에 도시된 바와 같이, 상기 평탄화 공정이 완료된 반도체 기판 전면에 제2절연막(104b)이 형성된다. 상기 제2절연막(104b)은 LPCVD법 또는 PECVD법 등의 방법에 의해서 질화막을 증착하여 형성될 수 있으며, 200Å 정도의 두께로 형성된다.
도 11에 도시된 바와 같이, 상기 소자 분리막(108)의 상부 및 상기 마스크 패턴(104) 상부에 형성된 상기 제2절연막(104b)을 제거한다. 상기 제2절연막(104b)의 제거 시에는 상기 마스크 패턴(104)의 측면에 형성되어 상기 활성영역의 상부 에지 부위의 상부에 존재하는 제2절연막(104b)은 제거되지 않는다. 따라서, 상기 마스크 패턴의 측면에 제2절연막에 의한 스페이서(104c)가 형성되게 된다. 이는 상기 활성영역(100a,100b)의 둥글게 형성된 에지 부위가 후속 공정을 행함에 있어 손상(damage)을 입을 수 있으므로, 상기 에지 부위를 보호하기 위한 것이다. 상기 스페이서(104c)는 에치 백 공정을 수행함에 의하여 형성될 수 있다.
상술한 공정들에 의하여 셀 영역과 페리 영역에서 활성영역(100a,100b)과 소자 분리막(108)이 형성된다. 후술하는 공정들에서는 셀 영역과 페리 영역의 핀 트랜지스터 형성공정에서 다른 점이 있어 이해의 편의를 위하여 하나의 공정을 3개의 단면도로 나타내어 설명하고자 한다.
도 12는 본 발명의 일 실시예에 따라 형성되는 핀 트랜지스터의 레이 아웃도를 나타낸 것으로 셀 영역과 페리(peri)영역에 형성되는 활성영역과 게이트 전극의 모습이 보여지고 있다.
도 12에 도시된 바와 같이, 셀 영역에는 활성영역과 상기 활성영역에 형성된 게이트 전극이 나타나 있고, 페리 영역에도 활성영역과 상기 활성영역에 형성된 게이트가 나타나 있다. 셀 영역의 활성영역(100a) 및 게이트 전극(112a)은 도면상의 좌측에 위치하며 사이즈가 작게 형성된 부분에 나타나 있고, 페리 영역의 활성영역(100b) 및 게이트 전극(112a)은 도면상의 우측에 위치하며 사이즈가 크게 나타나 있다.
도 13a 내지 도 18c는 상기 도 12의 레이 아웃도에서 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'의 단면도를 각각 공정 순서에 따라 나타낸 것이다.
후술하는 공정에서 설명될 각각의 도면 번호를 나타내는 숫자에 'a' 자(character)가 붙여진 도면들은 상기 도 12의 Ⅰ-Ⅰ'의 단면을 공정 순서에 따라 나타낸 것이고, 각각의 도면 번호를 나타내는 숫자에 'b' 자가 붙여진 도면들은 상기 도 12의 Ⅱ-Ⅱ'의 단면도를 공정 순서에 따라 나타낸 것이고, 각각의 도면 번호를 나타내는 숫자에 'c' 자가 붙여진 도면들은 상기 도 12의 Ⅲ-Ⅲ'의 단면도를 공정 순서에 따라 나타낸 것이다.
도 13a 내지 도 13c에 도시된 바와 같이, 상기 마스크 패턴(104) 및 상기 스페이서(104c)가 형성된 반도체 기판에 상기 셀 영역의 게이트가 형성될 부분만을 노출시키고 페리 영역은 노출시키지 않는 제2포토 레지스트 패턴(110)이 형성된다.
상기 제2포토 레지스트 패턴(110), 상기 마스크 패턴(104) 및 상기 스페이서(104c)를 식각 마스크로 하여 상기 소자분리막(108)을 이방성 식각함에 의하여 셀 영역에 개구부(111)가 형성된다. 상기 이방성 식각 공정은 건식 식각이나 플라즈마를 이용한 식각 방법 등이 이용된다. 상기 개구부(111)는 상기 셀 영역의 게이트가 형성될 부위의 활성영역의 측벽들에 형성된 질화막 라이너(104a)를 노출시키면서 일정깊이로 형성된다. 상기 개구부(111)는 상기 활성영역의 상부에서부터 1000 내지 1500 Å 정도의 깊이로 형성된다.
이 과정에서 상기 스페이서(104c)는 상기 소자 분리막(108)의 식각시 상기 활성영역(100a,100b)의 상부 에지 부위를 보호하는 역할을 한다.
도 14a 내지 도 14c에 도시된 바와 같이, 상기 제2포토 레지스트 패턴(110)이 제거된다. 다음으로 상기 마스크 패턴(104) 및 상기 스페이서(104c)를 식각 마스크로 하여, 상기 개구부(111)가 형성된 셀 영역 및 상기 개구부(111)가 형성되지 않은 페리 영역을 포함하여 등방성 식각 공정을 진행함에 의하여 상기 활성영역 들(100a,100b)의 상부 에지 부위의 질화막 라이너(104a)와 상기 스페이서(104c) 사이에 존재하는 상기 소자 분리막(108)의 일부분을 제거한다.
이는 후속 공정으로 진행되는 상기 마스크 패턴(104) 및 상기 스페이서(104c)의 제거 공정에서 파티클(partical)이 발생될 문제가 있으므로 이를 방지하기 위함이다.
도 15a 내지 도 15c에 도시된 바와 같이, 상기 마스크 패턴(104) 및 상기 스페이서(104c)를 제거하고, 상기 질화막 라이너(104a) 중 상기 개구부(111)에 의해 노출된 부위 및 페리 영역의 상기 활성영역(100b)의 에지 부위에 노출된 부위의 질화막 라이너를 제거한다. 따라서, 상기 활성영역의 상부 일부가 제1산화막(102)이 형성된 상태로 노출되고 상기 활성영역의 에지 부위 및 측벽들의 일부가 제3산화막(102a)이 형성된 상태로 노출되게 된다. 여기서 상기 활성영역(100a,100b)의 상부 및 측벽들의 일부에 형성되어 있는 제1산화막(102) 및 제3산화막(102a)은 게이트 절연막으로써 기능하게 된다.
이후의 공정에서는, 상기 셀 영역 및 페리 영역을 포함하여 활성영역의 상부, 에지부위 및 일부 측벽들에 형성되어 있는 제1산화막(102) 및 제3산화막(102a)을 제거하고 제4산화막(미도시)을 70Å정도로 형성하는 공정이 추가될 수 있다. 이는 상기 제1산화막(102) 및 제3산화막(102a)이 상술한 공정 단계들을 거치면서 손상(damage)을 입어 게이트 절연막으로써 정상적인 동작 수행에 지장이 생길 수 있으므로 상기 제4산화막을 형성하여 게이트 절연막으로서 동작을 수행하게 하기 위함이다.
도 16 내지 도 16c에 도시된 바와 같이, 상기 게이트 절연막이 형성된 반도체 기판에 도전막(112)이 형성된다. 상기 도전막(112)은 상기 개구부(111)를 충분히 메우면서 상기 활성영역 들(100a,100b)의 상부를 덮도록 형성되는 데, 상기 활성영역들의 상부에서 800Å 정도의 두께로 형성된다. 상기 도전막(112)은 폴리 실리콘을 재질로 하여 형성되며 이외에 금속막이나 다른 도전성 재료들로 형성될 수 있다.
도 17a 내지 도 17c에 도시된 바와 같이, 상기 도전막(112)이 형성된 반도체 기판 전면에 게이트 캡핑막용 절연막(116)이 형성된다. 여기서, 상기 도전막(112)이 형성된 반도체 기판 전면에는 금속 실리사이드 막(114)이 1000Å 정도의 두께를 가지는 텅스텐 실리사이드 막으로 하여 형성된 후에 상기 게이트 캡핑막용 절연막(116)이 형성될 수 있다. 상기 캡핑막 용 절연막(116)은 2000Å 정도의 두께로 질화막을 재질로 하여 형성될 수 있다.
도 18a 내지 도 18c에 도시된 바와 같이, 상기 도전막(112), 금속 실리사이드 막(114) 및 캡핑막용 절연막(116)이 형성된 반도체 기판에 게이트를 형성하기 위한 제3포토 레지스트 패턴(미도시)을 형성하고 상기 제3포토 레지스트 패턴을 식각 마스크로 하여 이방성 식각 공정을 진행함에 의하여 상기 게이트 캡핑막(116a)이 형성된다. 다음으로 상기 제3포토 레지스트 패턴을 에싱(ashing) 공정 또는 스트립(strip) 공정을 이용하여 제거하고, 상기 게이트 캡핑막(116a)을 식각 마스크로 이용하고 상기 소자 분리막(108)을 식각 저지막으로 하여 상기 금속 실리사이드 막(114) 및 도전막(112)을 이방성 식각함에 의하여 금속 실리사이드 막(114a)을 포함하는 게이트 전극(112a)이 형성된다.
상기의 게이트 전극(112a) 및 게이트 캡핑막(116a)은 상기 제3포토 레지스트 패턴을 식각마스크로 하고 상기 소자분리막(108)을 식각 저지막으로 하여 상기 게이트 캡핑막용 절연막(116), 금속 실리사이드 막(114) 및 상기 도전막(112)을 차례로 이방성 식각함에 의하여 형성될 수도 있다.
도 19는 상술한 공정들에 의해 형성되어지는 핀 트랜지스터 특징을 잘 나타내기 위하여 일부는 과장되고 일부는 생략된 채로 나타낸 사시도이다.
도 19에 도시된 바와 같이, 반도체 기판(100)상에 형성된 활성영역(100a)을 소자 분리막(108)이 둘러싸는 형태로 구성되어 있다. 또한, 상기 소자 분리막(108) 상에 형성된 개구부에 도전막이 채워지고 활성영역(100a)의 측벽들의 일부에 접촉되어 상기 활성영역(100)의 상부 일부를 덮도록 게이트 전극(112a)이 형성된 보습이 보여진다. 또한, 상기 게이트 전극(112a)의 상부에 금속 실리사이드 막(114a) 및 게이트 캡핑막(116a)이 형성되어 있다.
상술한 게이트 전극의 형성 공정들은, 종래와 달리 소자 분리막(108)이 상기 핀 형태의 활성영역(100a,100b)의 상부와 같은 높이로 형성되어 있으며, 상기 소자 분리막(108)에 개구부(111)를 형성하고 그 개구부(111)에 도전막을 채우는 공정 등의 다마신(damascene)공법을 이용한 것이다. 따라서, 게이트 전극(112a)을 형성하기 위한 식각 공정 진행시에 식각량이 적을 뿐 아니라, 상기 도전막(112)을 상기 활성영역의 상부까지만 식각하여도 게이트 전극의 분리가 용이하게 이루어지게 되며, 식각 부산물이 적어지게 된다.
상기 게이트 전극(112a) 및 게이트 캡핑막(116a)이 형성되지 않은 활성영역의 나머지 부위에 상기 게이트 전극(112a)을 사이에 두고 이온주입을 통하여 소오스 및 드레인영역을 형성함으로써 상기 핀 트랜지스터가 완성되게 된다.
상술한 공정 단계들에 의하여 형성되는 핀 트랜지스터는 디램(DRAM) 셀에 적용되는 것이 바람직하나, 이외에 에스 램(SRAM) 등 다른 메모리 소자 등의 형성에도 적용될 수 있는 것은 당연한 것이다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다. 예컨대, 사안에 따라 트랜지스터 형성과정에서, 기판의 형상, 게이트 전극의 형상, 핀의 형상 또는 막질의 구성이 변경되거나, 제조 공정이 가감될 수 있음은 명백하다.
이상 설명한 바와 같이, 본 발명에 따르면, 핀 트랜지스터를 형성하는 방법에 있어서 활성영역인 상기 핀의 상부 에지 부위를 둥글게 형성함에 의하여 전계집중 현상이나 누설전류 등의 문제점을 방지 또는 최소화할 수 있다. 또한, 다마신 공법을 이용한 게이트 전극 형성 공정으로 인하여 공정의 단순화를 이룰 수 있으며 게이트 전극의 분리가 용이하여 게이트 전극의 쇼트를 방지 또는 최소화 할 수 있다. 그리고 게이트 전극을 분리하기 위한 식각 공정에서 식각량을 최소화하여 식각 부산물에 의해 발생되는 문제점을 최소화 할 수 있는 효과가 있다.
도 1 및 도 12는 본 발명의 일 실시예에 따른 핀 트랜지스터의 레이아웃도
도 2내지 도 11 및 도 13a 내지 도 18c는 도 1 및 도 12의 단면을 공정 순서대로 나타낸 단면도
도 19는 본 발명에 따라 완성된 핀 트랜지스터의 개략적 사시도
*도면의 주요 부분에 대한 부호의 설명*
100 : 반도체 기판 100a, 100b : 활성영역
102 : 제1산화막 104 : 마스크 패턴
106 : 제2산화막 108 : 소자 분리막
110 : 제2포토 레지스트 패턴 111 : 개구부
112a : 게이트 전극 114a : 금속 실리사이드 막
116a : 게이트 캡핑막

Claims (26)

  1. 반도체 기판에 측벽들이 노출된 상태로 핀 형태의 활성영역을 형성하는 단계;
    상기 활성영역의 상부 및 측벽들에 게이트 절연막을 형성한 후, 상기 활성영역을 둘러싸는 소자 분리막을 상기 활성영역의 상부 높이로 형성하고, 상기 소자 분리막 상에 상기 측벽들의 일부가 노출되는 개구부를 형성하는 단계;
    도전막으로 상기 개구부를 채우면서 상기 활성영역의 일부 상부를 덮는 것에 의해 게이트 전극을 형성하는 단계; 및
    상기 활성영역의 게이트 전극이 형성되지 않은 부위에 상기 게이트 전극을 사이에 두고 소오스 및 드레인을 형성하는 단계를 구비함을 특징으로 하는 핀 트랜지스터 형성방법.
  2. 제1항에 있어서,
    상기 반도체 기판은 벌크(bulk) 반도체 기판임을 특징으로 하는 핀 트랜지스터 형성방법.
  3. 제2항에 있어서,
    상기 활성영역은 상부 에지 부위가 둥글게 형성됨을 특징으로 하는 핀 트랜지스터 형성방법.
  4. 제3항에 있어서,
    상기 활성영역의 에지 부위를 둥글게 형성하는 것은 ISSG를 이용한 산화막 형성 공정에 의함을 특징으로 하는 핀 트랜지스터 형성방법.
  5. 제3항에 있어서,
    상기 핀 형태의 활성영역을 형성하는 단계 이전에, 반도체 기판 전면에 제1산화막과 제1절연막을 순차적으로 형성하고, 상기 제1절연막 상부에 형성된 제1포토 레지스트 패턴을 이용하여 상기 반도체 기판의 일부 노출시키는 마스크 패턴을 형성하는 단계;
    상기 반도체 기판의 노출부위 및 상기 마스크 패턴의 측면 및 상부에 이용한 제2산화막을 형성함에 의하여 상기 반도체 기판의 노출 부위와 상기 마스크 패턴의 측면이 맞닿는 부위를 둥글게 형성하는 단계;
    상기 마스크 패턴의 측면에 형성된 제2산화막을 제외하고, 상기 마스크 패턴의 상부 및 상기 반도체 기판의 표면에 형성된 제2산화막을 제거하는 단계; 및
    상기 마스크 패턴 및 상기 제1절연막 측면의 제2산화막을 마스크로 하여 상기 반도체 기판을 이방성 식각하는 단계를 더 포함함을 특징으로 하는 핀 트랜지스터 형성방법.
  6. 제5항에 있어서,
    상기 제2산화막의 형성은 ISSG 방법을 이용함을 특징으로 하는 핀 트랜지스터 형성방법.
  7. 제6항에 있어서,
    상기 핀 형태의 활성영역의 상부에서 하부까지의 길이는 2000Å 내지 3000Å 임을 특징으로 하는 핀 트랜지스터 형성방법.
  8. 제7항에 있어서,
    상기 게이트 절연막은, 상기 활성영역의 상부에 형성되어 있는 제1산화막 및 상기 활성영역의 측벽들에 형성되는 제3산화막으로 구성됨을 특징으로 하는 핀 트랜지스터 형성방법.
  9. 제8항에 있어서,
    상기 개구부는, 셀 영역 중 게이트 전극이 형성될 부분에 상기 활성영역의 상부에서 1000Å 내지 1500Å 의 깊이로 형성됨을 특징으로 하는 핀 트랜지스터 형성방법.
  10. 제9항에 있어서,
    상기 게이트 전극은 폴리 실리콘을 재질로 함을 특징으로 하는 핀 트랜지스터 형성방법.
  11. 제9항에 있어서,
    상기 게이트 전극의 상부에 금속 실리사이드 막이 추가로 형성됨을 특징으로 하는 핀 트랜지스터 형성방법.
  12. 제11항에 있어서,
    상기 트랜지스터는 디램 셀(DRAM CELL)에 적용됨을 특징으로 하는 핀 트랜지스터 형성방법.
  13. 반도체 기판에 측벽들이 노출된 상태로 핀(fin) 형태의 활성영역을 형성하고, 상기 활성영역의 상부 높이로 상기 활성영역을 둘러싸는 소자분리막을 형성하는 단계;
    상기 활성영역의 측벽들의 일부가 노출되도록 상기 소자 분리막의 일부에 개구부를 형성하는 단계;
    상기 개구부에 의해 노출된 측벽들의 일부 및 상기 개구부를 사이에 두는 상기 활성영역의 상부 일부에, 게이트 절연막을 개재하여 상기 개구부를 메우면서 상는 활성영역의 상부 일부를 덮는 게이트 전극을 형성하는 단계; 및
    상기 활성영역 중 게이트 전극이 형성되지 않은 부위에 상기 게이트 전극을 사이에 두고 소오스 및 드레인을 형성하는 단계를 포함함을 특징으로 하는 핀 트랜지스터 형성방법.
  14. 제13항에 있어서,
    상기 반도체 기판은 벌크(bulk) 반도체 기판임을 특징으로 하는 핀 트랜지스터 형성방법.
  15. 제14항에 있어서,
    상기 활성영역은 상부 에지 부위가 둥글게 형성됨을 특징으로 하는 핀 트랜지스터 형성방법.
  16. 제15항에 있어서,
    상기 둥글게 형성되는 상기 활성영역의 에지 부위는 상기 에지 부위에 ISSG를 이용한 산화막을 형성함에 의함을 특징으로 하는 핀 트랜지스터 형성방법.
  17. 제14항에 있어서, 상기 소자 분리막을 형성하는 단계 이전에,
    벌크 반도체 기판 전면에 제1산화막과 제1절연막을 순차적으로 형성하고, 상기 제1절연막 상부에 형성된 제1포토 레지스트 패턴을 이용하여 상기 반도체 기판을 일부 노출시키는 마스크 패턴을 형성하는 단계;
    상기 반도체 기판의 노출부위 및 상기 마스크 패턴의 측면 및 상부에 제2산화막을 형성함에 의하여 상기 반도체 기판의 노출 부위와 상기 마스크 패턴의 측면이 맞닿는 부위를 둥글게 형성하는 단계;
    상기 마스크 패턴의 측면에 형성된 제2산화막을 제외하고 상기 마스크 패턴의 상부 및 상기 반도체 기판의 상부에 형성된 제2산화막을 제거하는 단계;
    상기 마스크 패턴 및 상기 마스크 패턴 측면의 제2산화막을 식각 마스크로 하여 상기 반도체 기판을 식각하여 핀 형태를 가지는 활성영역을 형성하는 단계;
    상기 마스크 패턴에 형성된 제2산화막을 제거하여 상기 활성영역 상부에 둥글게 형성된 에지 부위가 노출되도록 하는 단계;
    상기 활성영역을 포함하는 상기 반도체 기판의 노출부위에 제1산화막과 연결되는 제3산화막을 형성하고 상기 제3산화막 상에 질화막 라이너 형성하는 단계; 및
    상기 질화막 라이너가 형성된 반도체 기판 전면에 소자 분리용 절연막을 충진한 후 상기 마스크 패턴을 평탄화 저지막으로 하는 평탄화 공정을 수행하는 단계를 더 포함함을 특징으로 하는 핀 트랜지스터 형성방법.
  18. 제17항에 있어서,
    상기 제2산화막의 형성은 ISSG 방법을 이용함을 특징으로 하는 핀 트랜지스터 형성방법.
  19. 제18항에 있어서,
    상기 핀 형태의 활성영역의 상부에서 하부까지의 길이는 2000Å 내지 3000Å 임을 특징으로 하는 핀 트랜지스터 형성방법.
  20. 제19항에 있어서,
    상기 게이트 절연막은,
    상기 제1산화막 및 제3산화막을 제거하고, 상기 활성영역의 상부 및 측벽들의 일부에 형성되는 제4산화막으로 구성됨을 특징으로 하는 핀 트랜지스터 형성방법.
  21. 제20항에 있어서,
    상기 개구부는, 셀 영역 중 게이트 전극이 형성될 부분에 상기 활성영역의 상부에서 1000Å 내지 1500Å 의 깊이로 형성됨을 특징으로 하는 핀 트랜지스터 형성방법.
  22. 제21항에 있어서,
    상기 게이트 전극은 폴리 실리콘을 재질로 함을 특징으로 하는 핀 트랜지스터 형성방법.
  23. 제22항에 있어서,
    상기 게이트 전극의 상부에 텅스텐 실리사이드 막이 추가로 형성됨을 특징으로 하는 핀 트랜지스터 형성방법.
  24. 제23항에 있어서,
    상기 트랜지스터는 디램 셀(DRAM CELL)에 적용됨을 특징으로 하는 핀 트랜지스터 형성방법.
  25. 벌크 반도체 기판 전면에 핀 형태의 활성영역을 형성하기 위한 제1포토레지스트 패턴에 의해 제1산화막 및 질화막 적층구조의 마스크 패턴을 형성하는 단계;
    상기 반도체 기판 및 상기 마스크 패턴의 측면 및 상부에 ISSG를 이용한 제2산화막을 형성함에 의하여 상기 반도체 기판 및 상기 마스크 패턴의 측면이 맞닿는 부위를 둥글게 형성하는 단계;
    상기 마스크 패턴의 측면에 형성된 제2산화막을 제외하고 상기 마스크 패턴의 상부 및 상기 반도체 기판의 상부에 형성된 제2산화막을 제거한 후 상기 마스크 패턴 및 상기 마스크 패턴의 측면의 제2산화막을 마스크로 하여 상기 반도체 기판을 식각하여 핀 형태를 가지는 활성영역을 형성하는 단계;
    상기 마스크 패턴의 측면에 형성된 제2산화막을 제거하여 상기 활성영역 상부에 둥글게 형성된 에지 부위가 노출되도록 하고 상기 활성영역을 포함하는 상기 반도체 기판의 노출부위에 제3산화막을 형성하고 상기 제3산화막이 형성된 반도체 기판 전면에 질화막 라이너를 형성하는 단계;
    상기 질화막 라이너가 형성된 반도체 기판 전면에 소자 분리용 절연막을 충진한 후 상기 마스크 패턴을 평탄화 저지막으로 하는 평탄화 공정을 수행하여 소자 분리막을 형성하는 단계;
    상기 마스크 패턴을 식각 마스크로 하여 상기 활성영역의 상부높이까지 상기 소자분리막을 에치 백하는 단계;
    상기 반도체 기판 전면에 질화막 재질의 제2절연막을 일정 두께로 형성하고, 상기 소자 분리막의 상부가 노출되도록 상기 제2절연막을 에치 백하여 상기 마스크 패턴의 측벽에 질화막 스페이서를 형성하는 단계;
    셀 영역의 게이트가 형성될 부분만을 노출시키는 제2포토 레지스트 패턴 및 상기 질화막 스페이서를 마스크로 하여 상기 소자 분리막을 일정깊이까지 식각하여 상기 활성영역의 측벽들의 일부를 노출시키는 개구부를 형성하는 단계;
    상기 제2포토 레지스트 패턴을 제거하고 상기 질화막 스페이서를 마스크로 하여 등방성 식각 공정을 수행하여 상기 소자분리막 중 활성영역의 상부 에지 부위와 질화막 라이너 사이에 형성되어 있는 부분을 제거하는 단계;
    상기 활성영역 상부의 마스크 패턴, 질화막 스페이서 및 노출된 측벽의 질화막 라이너를 제거하는 단계;
    상기 질화막 라이너가 제거된 반도체 기판 전면에 상기 개구부를 메우면서 일정 두께를 가지는 도전막 인 폴리 실리콘막을 형성하고, 상기 도전막 상부에 텅스텐 실리사이드 막 및 캡핑막용 질화막을 순차적으로 형성하는 단계;
    제3 포토 레지스트 패턴에 의해 상기 캡핑막용 질화막, 텅스텐 실리사이드 막 및 폴리 실리콘 막을 상기 소자 분리막이 노출될 때까지 차례로 식각하여 게이트 전극 및 게이트 캡핑막을 형성하는 단계; 및
    상기 게이트 전극이 형성되지 않은 활성영역의 부위에 상기 게이트 전극을 사이에 두고 소오스 및 드레인을 형성하는 단계를 포함함을 특징으로 하는 핀 트랜지스터 형성방법.
  26. 제25항에 있어서,
    상기 활성영역 상부의 마스크 패턴, 질화막 스페이서 및 노출된 측벽의 질화막 라이너를 제거하는 단계 다음에, 상기 노출된 활성영역의 상부 및 노출된 측벽들에 형성되어 있는 제1산화막 및 제3산화막을 제거하여 활성영역의 상부 및 측벽들의 일부를 노출시키는 단계; 및
    상기 노출된 활성영역의 상부 및 측벽들의 일부에 게이트 절연막을 형성하는 단계를 더 포함함을 특징으로 하는 핀 트랜지스터 형성방법.
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