KR100739653B1 - 핀 전계 효과 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

오프 전류 및 GIDL이 감소되는 핀 전계 효과 트랜지스터 및 그 형성 방법에서, 핀 전계 효과 트랜지스터는 상부 표면에 라운드된 트렌치를 갖는 액티브 핀을 포함하는 기판과, 상기 액티브 핀의 표면에 형성된 게이트 절연막과, 상기 트렌치 내부에 위치하고, 상기 트렌치의 상부폭보다 좁은 선폭을 가지면서 연장되는 게이트 전극 및 상기 게이트 전극 양측의 액티브 핀 표면 아래로 형성된 소오스/드레인을 포함한다. 상기 핀 전계 효과 트랜지스터는 소오스/드레인간의 유효 길이가 증가되고 소오스/드레인이 채널 영역보다 높게 위치함으로서 오프 전류 및 GIDL이 감소된다.

Description

핀 전계 효과 트랜지스터 및 그 제조 방법{Fin Field Effect Transistor and method for forming the same}
도 1은 본 발명의 실시예에 따른 핀 전계 효과 트랜지스터를 나타내는 사시도이다.
도 2 내지 도 7은 도 1에 도시된 핀 전계 효과 트랜지스터의 형성 방법을 설명하는 단면도들이다.
도 8은 본 발명의 다른 실시예에 따른 핀 전계 효과 트랜지스터들을 나타내는 사시도이다.
도 9는 도 8에 도시된 핀 전계 효과 트랜지스터들이 형성되는 기판의 액티브 영역 및 필드 영역을 구분하는 평면도이다.
도 10a 내지 도 18은 도 8에 도시된 핀 전계 효과 트랜지스터의 형성 방법을 설명하는 단면도들이다.
도 19는 핀 전계 효과 트랜지스터를 형성한 후 콘택을 형성하는 방법을 설명하는 단면도이다.
도 20은 본 발명의 일 실시예에 따른 핀 전계 효과 트랜지스터에서 액티브 핀 및 소자 분리막을 나타내는 사시도이다.
도 21은 본 발명의 일 실시예에 따른 핀형 트랜지스터 및 종래의 핀형 트랜 지스터에서 수득된 시뮬레이션 데이터를 나타내는 그래프이다.
본 발명은 트랜지스터 및 이를 형성하는 방법에 관한 것이다. 보다 상세하게는, 핀형 트랜지스터 및 이를 형성하는 방법에 관한 것이다.
최근의 반도체 장치는 저전압에서 고속 동작을 할 수 있는 방향으로 발전하고 있다. 또한, 반도체 장치의 제조 공정은 집적도가 향상되는 방향으로 발전되고 있다.
상기 반도체 장치로 사용되는 전계 효과 모오스 트랜지스터(이하, MOSFET)의 경우, 고속 동작 및 집적도의 향상을 위해 상기 MOSFET의 채널 길이가 감소되고 있다. 그러나, 일반적인 플레너(Planer) 타입의 MOSFET의 경우, 상기 채널 길이가 감소됨에 따라 드레인 전압에 의한 일렉트릭 필드(electric field) 영향성이 증가되고 게이트 전극에 의한 채널 구동 능력이 열화되어 쇼트 채널 효과(short channel effect)가 발생된다. 또한, 채널 농도 증가에 따라 케리어의 이동도 및 전류 구동력이 감소되며, 소오스/드레인 접합 깊이(junction depth)의 감소에 따른 접합 누설 전류(Junction leakage current)가 증가되고 있다.
상기 전계 효과 트랜지스터의 한계를 극복하기 위해, 벌크 실리콘, 인슐레이터 및 상부 실리콘의 적층 구조를 갖는 SOI(Silicon on insulator)기판 상에 소자를 형성하거나 또는 3차원의 공간 구조로 채널이 형성되는 핀 전계 효과 트랜지스 터 등을 개발하고 있다.
상기 SOI기판에 반도체 소자를 형성하는 경우, 접합 용량의 감소, 집적도의 증가, 구동 전류의 증가 등의 장점을 갖고 있지만, 한편으로는, 상부 실리콘층의 막 두께 불균일성에 의한 문턱 전압 변화, 부동 채널 효과 및 기판 하부면과의 절연에 의해 자체 히팅(self-heating) 효과에 의한 구동 전류의 열화 등의 단점을 갖고 있다. 또한, 트랜지스터에 백 바이어스(back bias)를 가해줄 수 없는 문제가 있다.
다른 형태로, 벌크 실리콘 기판에 돌출된 액티브 핀을 구현하고 상기 액티브 핀에 게이트 및 소오스 드레인을 형성함으로서 핀 전계 효과 트랜지스터를 구현할 수도 있다. 그러나, 상기한 핀 전계 효과 트랜지스터의 경우, 소오스/드레인간의 간격이 감소됨으로서 오프 전류가 과도하게 흐르는 문제가 발생한다. 또한, 상기 소오스/드레인과 게이트가 서로 인접하게 위치하게 됨으로서 상기 게이트와 드레인 간에 강한 전계가 발생하게 되고, 이로 인해 게이트 유도 드레인 누설(Gate-Induced Drain Leakage: 이하 GIDL)이 증가되는 문제가 있다.
상기 오프 전류가 흐르는 문제를 감소시키기 위한 핀 전계 효과 트랜지스터가 대한민국 공개 특허 2005-79270호에 개시되어 있다. 상기 핀 전계 효과 트랜지스터의 경우, 액티브 핀 표면에 일정 깊이의 리세스(recess)가 형성되어 있다. 상기 핀 전계 효과 트랜지스터의 경우, 상기 리세스에 의해 소오스/드레인 간의 유효 길이(effective length)가 다소 멀어지므로, 오프 전류를 다소 감소시킬 수 있다. 그러나, 소오스/드레인과 게이트 간이 서로 인접하게 위치되어 있으므로 상기 GIDL 이 증가하는 문제는 여전히 남아있게 된다.
따라서, 오프 전류가 감소되면서도 상기 GIDL을 충분하게 감소시킬 수 있는 트랜지스터가 요구되고 있다.
따라서, 본 발명의 제1 목적은 오프 전류가 감소되고 게이트 유도 드레인 누설 전류 특성이 향상되는 트랜지스터를 제공하는데 있다.
본 발명의 제2 목적은 상기한 트랜지스터의 형성 방법을 제공하는데 있다.
상기 제1 목적을 달성하기 위한 본 발명의 일 실시예에 따른 트랜지스터는, 상부 표면에 라운드된 트렌치를 갖는 액티브 핀을 포함하는 기판과, 상기 트렌치 표면에 형성된 게이트 절연막과, 상기 트렌치 내면 상에 위치하고, 상기 트렌치의 상부폭보다 좁은 선폭을 갖는 게이트 전극 및 상기 게이트 전극의 양측과 인접하는 액티브 핀의 평탄면 아래에 형성된 불순물 영역들을 포함한다.
상기 트렌치는 상기 액티브 핀의 길이 방향과 수직하는 제1 방향으로 상기 액티브 핀의 양측 가장자리까지 연장된 형상을 갖는다.
상기 게이트 전극 양측에는 스페이서를 구비한다. 상기 스페이서는 상기 게이트 전극 양측의 트렌치를 채우는 형상을 갖는다.
상기 기판에는 상기 액티브 핀의 적어도 일부분의 양측벽을 노출하도록 형성된 소자 분리막이 더 구비되어 있다. 상기 소자 분리막에서, 상기 액티브 핀 표면과 인접하면서 상기 게이트 전극이 연장되는 부위의 상부면은 상기 액티브 핀의 트 렌치 저면보다 낮고, 나머지 부위의 상부면은 상기 액티브 핀 표면과 동일하거나 더 높은 형태의 표면 단차를 갖는다.
상기 액티브 핀 표면에는 복수의 트렌치가 포함되고 상기 트렌치들 내에는 각각 게이트 전극들이 형성되어 있다. 이 때, 상기 게이트 전극의 선폭은 이웃하는 게이트 전극 사이의 간격보다 좁게 형성될 수 있다.
상기 트렌치들 사이의 평탄면을 갖는 액티브 핀에는 불순물 영역들과 접속하는 콘택들이 구비될 수 있다.
상기 제2 목적을 달성하기 위한 본 발명의 일 실시예에 따른 트랜지스터의 형성 방법으로, 상부 표면에 라운드된 형상의 트렌치를 갖는 액티브 핀을 포함하는 기판을 마련한다. 상기 트렌치 내부 표면에 게이트 절연막을 형성한다. 상기 트렌치 내면에 위치하고, 상기 트렌치의 상부폭보다 좁은 선폭을 갖는 게이트 전극을 형성한다. 그리고, 상기 게이트 전극의 양측과 인접하는 액티브 핀 패턴의 평탄면 아래에 불순물 영역들을 형성한다.
상기 기판에 상기 액티브 핀의 적어도 일부분을 노출시키는 소자 분리막을 더 형성할 수 있다.
상기 소자 분리막을 형성하기 위한 방법의 일 예로, 기판에 소자 분리용 트렌치를 형성한다. 상기 소자 분리용 트렌치 내부에 절연 물질을 매립시켜 예비 소자 분리막을 형성한다. 다음에, 액티브 영역에 해당하는 기판 측벽의 일부분이 노출되도록 상기 예비 소자 분리막의 일부분을 식각함으로서 상기 소자 분리막을 완성한다.
상기 예비 소자 분리막을 형성하는 방법을 구체적으로 설명하면, 우선 상기 트렌치 내부에 절연 물질을 채운다. 이 후, 상기 게이트 전극이 연장되는 방향과 수직하는 제1 방향으로 놓여진 액티브 핀들 사이의 예비 소자 분리막이 다른 부위의 예비 소자 분리막보다 상대적으로 낮게되도록 상기 절연 물질을 부분적으로 식각하여 개구를 형성한다.
상기 소자 분리막은 상기 액티브 핀 표면과 인접하면서 상기 게이트 전극이 연장되는 부위의 상부면이 상기 액티브 핀의 트렌치 저면보다 낮게 되도록 형성되어야 한다. 이를 위하여, 상기 예비 소자 분리막에서 상기 액티브 핀 표면과 인접하면서 상기 게이트 전극이 연장되는 부위를 선택적으로 식각한다.
상기 예비 소자 분리막을 선택적으로 식각하기 위한 방법의 일 예로, 우선 상기 예비 소자 분리막에 형성된 개구 내부를 채우는 하드 마스크막을 형성한다. 상기 예비 소자 분리막의 표면이 노출되도록 연마함으로서 하드 마스크 패턴을 형성한다. 이 후에, 상기 노출된 예비 소자 분리막을 식각한다.
상기 핀 액티브에 포함되는 트렌치를 형성하기 위해, 우선 기판의 액티브 영역에서 게이트 전극이 형성될 부위를 선택적으로 이방성 식각하여 예비 트렌치를 형성한다. 이 후, 등방성 식각 공정에 의해 상기 예비 트렌치를 확장한다. 상기 공정을 통해, 라운드된 트렌치를 형성할 수 있다.
상기 트렌치를 형성하기 위한 이방성 식각 공정 시에는 상기 핀 액티브 상에 마스크 패턴이 개재되어야 한다. 이 때 사용되는 마스크 패턴은 상기 소자 분리막을 형성하기 위한 하드 마스크 패턴을 사진 및 식각 공정을 통해 가공하여 형성될 수 있다.
상기 게이트 전극을 형성한 이 후에, 상기 액티브 핀 표면, 게이트 전극 상부에 스페이서용 절연막을 형성한다. 다음에, 상기 스페이서용 절연막을 이방성 식각하여 게이트 측벽 스페이서를 형성할 수 있다.
상기 스페이서용 절연막은 상기 게이트 전극 양측의 트렌치를 완전히 채우도록 형성하는 것이 바람직하다. 이 경우, 완성되는 게이트 측벽 스페이서에 의해 상기 트렌치 내부가 완전히 채워질 수 있다.
상기 액티브 핀 표면에는 복수의 트렌치 및 게이트 전극이 형성되고, 상기 각각의 게이트 전극의 선폭은 이웃하는 게이트 전극 사이의 간격 보다 좁게 되도록 형성될 수 있다.
상기 트렌치들 사이의 평탄면을 갖는 액티브 핀에 불순물 영역들과 접속하는 콘택들을 형성할 수 있다.
본 발명의 일 실시예에 따른 트랜지스터는 액티브 핀에서 게이트 전극이 형성되기 위한 부위에 라운드된 트렌치가 형성됨으로서 불순물 영역들 사이의 유효 이격 거리가 증가된다. 이로 인해, 트랜지스터의 오프 전류를 감소시킬 수 있다.
또한, 상기 트랜지스터는 상기 게이트와 불순물 영역이 인접하는 부위가 감소됨으로서 상기 게이트에 의해 유도되는 드레인 누설(GIDL: gate induced drain leakage)이 충분히 감소될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하 고자 한다.
실시예 1
도 1은 본 발명의 실시예에 따른 핀 전계 효과 트랜지스터를 나타내는 사시도이다.
도 1을 참조하면, 실리콘으로 이루어지는 기판(100)이 구비된다. 상기 기판(100)에는 제1 트렌치(106) 내에 절연 물질이 매립되어 있는 소자 분리막(116)이 구비된다. 또한, 상기 기판(100)에는 상부 표면에 라운드된 제2 트렌치(114)를 갖는 액티브 핀(118)이 형성되어 있다.
여기서, 상기 액티브 핀(118)은 트랜지스터를 형성하기 위한 액티브 영역으로 제공되는 것이며, 적어도 일부분이 소자 분리막(116)으로부터 돌출되는 형상을 갖는다. 상기 액티브 핀(118)에서 소자 분리막(116)으로부터 돌출되는 부위는 상기 소자 분리막(116)에 의해 덮혀지지 않으므로, 상부면 뿐 아니라 측벽까지 노출되는 형상을 갖는다.
상기 액티브 핀(118)의 표면에 형성되어 있는 제2 트렌치(114)는 상기 액티브 핀(118)의 길이 방향과 수직하는 제1 방향으로 상기 액티브 핀(118)의 양측 가장자리까지 연장된 형상을 갖는다.
본 실시예에서, 상기 소자 분리막(116)은 상기 액티브 핀(118)보다 낮은 높이를 가짐으로서 상기 액티브 핀(118)의 전체 측벽이 외부에 노출된다.
상기 액티브 핀(118)의 표면에 게이트 절연막(120)이 구비된다. 상기 게이트 절연막(120)은 실리콘 산화물로 이루어지거나 고유전율을 갖는 금속 산화물로 이루 어질 수 있다. 상기 고유전율을 갖는 금속 산화물은 알루미늄 산화물(Al2O3), 티타늄 산화물(TiO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2), 하프늄 산화물(HfO2) 등을 들 수 있다. 이들은 단독 또는 혼합하여 사용할 수 있다.
상기 제2 트렌치(114) 내부에 위치하고, 상기 제2 트렌치(114)의 상부폭보다 좁은 선폭을 가지면서 연장되는 게이트 전극 구조물(126)이 구비된다. 상기 게이트 전극 구조물(126)은 게이트 전극(122) 및 하드 마스크 패턴(124)이 적층된 형태를 갖는다. 상기 게이트 전극(122)은 액티브 핀(118)의 상부 및 측부를 따라 형성된다.
상기 게이트 전극(122)은 폴리실리콘 및 금속 실리사이드가 적층된 형상을 가질 수 있다. 상기 금속 실리사이드는 텅스텐 실리사이드를 포함한다. 또는, 상기 게이트 전극은 폴리실리콘 및 금속이 적층된 형상을 가질 수 있다. 상기 금속은 텅스텐을 포함한다.
상기 게이트 전극(122) 상에 적층된 하드 마스크 패턴(124)은 실리콘 질화물로 이루어질 수 있다.
상기 게이트 전극 구조물(126) 양측에는 스페이서(128)가 구비된다. 상기 스페이서(128)는 실리콘 질화물로 이루어질 수 있다. 상기 스페이서(128)는 상기 게이트 전극(122) 양측의 제2 트렌치(114)를 채우는 형상을 갖는 것이 바람직하다.
그러나, 상기 스페이서(128)는 상기 게이트 전극(122) 양측의 제2 트렌치(114)를 완전히 채우지 않거나 또는 상기 게이트 전극(122) 양측의 제2 트렌 치(114)를 완전히 채우면서 액티브 핀 양측 평탄한 표면 상에 형성될 수 있다.
상기 게이트 전극(122) 양측의 액티브 핀(118) 표면 아래로 소오스/드레인(도시안됨)이 구비된다.
상기 소오스/드레인은 상기 액티브 핀(118)의 평탄면 아래로 이온을 주입함으로서 형성될 수 있다. 그러므로, 상기 소오스/드레인의 상부면이 게이트 전극의 저면에 비해 높게 형성된다.
본 실시예의 트랜지스터는 상승된 소오스/드레인(elevated source/drain)을 가지므로, 상기 소오스/드레인의 상부면이 게이트 전극의 저면과 동일한 평면에 위치하는 트랜지스터에 비해 오프 전류가 감소된다.
또한, 상기 소오스/드레인의 대부분은 스페이서와 대향하게 되기 때문에 상기 소오스/드레인과 게이트 전극이 서로 오버랩되는 부위가 매우 감소하게 된다. 때문에, 상기 게이트 전극과 드레인 간의 전계를 감소시킬 수 있으며, 이로 인해 상기 GIDL을 감소시킬 수 있다.
또한, 상기 액티브 핀의 제2 트렌치가 라운드된 형상을 갖기 때문에 모서리 부위에 발생되는 전계의 집중을 방지할 수 있다.
도 2 내지 도 7은 도 1에 도시된 핀 전계 효과 트랜지스터의 형성 방법을 설명하는 단면도들이다. 도 2 내지 도 7은 도 1의 I-I' 부위를 절단하여 보여지는 단면도들이다.
도 2 내지 도 5는 기판에 상부 표면에 라운드된 트렌치를 갖는 액티브 핀과, 상기 기판에 액티브 핀의 적어도 일부의 양측벽을 노출시키는 소자 분리막의 형성 방법을 설명하기 위한 단면도이다.
도 2를 참조하면, 실리콘 기판(100)에 패드 산화막(102)을 형성한다. 이 후, 소자 분리를 위한 제1 트렌치를 형성할 시에 식각 마스크로 사용되는 제1 하드 마스크 패턴(104)을 형성한다. 상기 제1 하드 마스크 패턴(104)은 실리콘 질화물을 증착하고 이를 사진 식각함으로서 형성될 수 있다.
상기 제1 하드 마스크 패턴(104)을 식각 마스크로 사용하여 소자 분리를 위한 영역의 패드 산화막(102) 및 기판(100)을 선택적으로 식각함으로서 제1 트렌치(106)를 형성한다.
상기 제1 트렌치(106) 내부를 완전히 채우면서 및 상기 제1 하드 마스크 패턴(104) 상에 절연 물질을 매립한다. 상기 절연 물질은 실리콘 산화물을 포함한다.
이 후, 상기 제1 하드 마스크 패턴(104)이 노출되도록 상기 절연 물질을 화학 기계적으로 연마하여, 상기 제1 트렌치(106) 내부를 채우는 예비 소자 분리막(108)을 형성한다. 상기 예비 소자 분리막(108)을 형성함으로서 상기 기판에서 소자 분리 영역 및 액티브 영역이 각각 구분된다.
도 3을 참조하면, 상기 제1 하드 마스크 패턴(104)에서 예비 트렌치가 형성되는 부위를 선택적으로 식각함으로서, 제2 하드 마스크 패턴(110)을 형성한다.
구체적으로, 상기 예비 소자 분리막(108) 및 상기 제1 하드 마스크 패턴(104) 상에 포토레지스트를 코팅한다. 상기 포토레지스트를 사진 공정을 통해 패터닝함으로서, 게이트 전극이 경유하는 부위의 제1 하드 마스크 패턴(104)을 선택 적으로 노출하는 포토레지스트 패턴(도시안됨)을 형성한다.
상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제1 하드 마스크 패턴(104)을 선택적으로 식각함으로서 제2 하드 마스크 패턴(110)을 형성한다. 이 후, 상기 포토레지스트 패턴을 애싱 및 스트립 공정을 통해 제거한다.
다음에, 상기 제2 하드 마스크 패턴(110)을 식각 마스크로 노출된 패드 산화막 및 액티브 영역의 표면을 건식 식각함으로서 예비 트렌치(112)를 형성한다. 상기 예비 트렌치(112)는 후속 공정에서 형성되는 게이트 전극의 선폭과 동일한 폭을 갖는 것이 바람직하다.
상기 예비 트렌치(112)는 상기 액티브 영역에서 상기 게이트 전극이 연장되는 방향인 제1 방향으로 상기 액티브 영역의 양측 가장자리까지 연장된 형상을 갖는다.
도 4를 참조하면, 상기 예비 트렌치(112)를 등방성으로 식각하여 상기 예비 트렌치(112)의 개구폭을 확장시킴으로서, 상기 액티브 영역에 라운드된 형상의 제2 트렌치(114)를 형성한다.
상기 등방성 식각 공정은 암모니아(NH4OH) 수용액, 과산화수소(H2O2), 순수(DeIonized Water: DIW)의 혼합액인 강알칼리성의 SC1(Standard Cleaning 1)용액을 사용하는 습식 식각 공정을 포함한다.
상기 제2 트렌치(114)는 후속 공정에 의해 형성되는 게이트 전극의 선폭보다 더 넓은 내부 폭을 갖게된다.
도 5를 참조하면, 상기 제2 하드 마스크 패턴(110)을 습식 식각 공정을 통해 제거한다.
다음에, 상기 액티브 영역의 측벽 부위가 노출되도록 상기 예비 소자 분리막(108)의 일부분을 제거함으로서 소자 분리막(116)을 형성한다. 상기 제거는 습식 식각 공정을 통해 이루어질 수 있다.
상기 제거 공정에서 액티브 영역의 상부면에 잔류하는 패드 산화막(102)도 함께 제거된다. 이 때, 상기 소자 분리막(116)의 상부면은 상기 액티브 영역의 표면에 형성되어 있는 제2 트렌치(114)의 저면보다 더 낮게 되도록 한다.
상기 공정을 통해 소자 분리막(116)뿐 아니라, 상기 소자 분리막(116)에 의해 돌출된 형상을 갖고 측벽이 노출되는 액티브 핀(118)이 완성된다.
도 6은 상기 액티브 핀에 게이트 절연막 및 게이트 전극 구조물을 형성하는 단계를 설명하기 위한 단면도이다.
도 6을 참조하면, 노출된 상기 액티브 핀(118)의 표면 상에 게이트 절연막(120)을 형성한다. 상기 게이트 절연막(120)은 액티브 핀(118)의 상부면, 노출된 측면 및 제2 트렌치 내부면에 형성된다.
상기 게이트 절연막(120)은 열산화 공정을 통해 형성된 실리콘 산화물로 이루어질 수 있다. 또는, 상기 게이트 절연막(120)은 고유전율을 갖는 금속 산화물을 원자층 적층 방법 또는 화학 기상 증착 방법을 통해 증착시켜 형성할 수 있다.
상기 고유전율을 갖는 금속 산화물은 알루미늄 산화물(Al2O3), 티타늄 산화 물(TiO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2), 하프늄 산화물(HfO2) 등을 들 수 있다. 이들은 단독 또는 혼합하여 사용할 수 있다.
상기 게이트 절연막(120) 상에 게이트 전극 구조물(126)을 형성한다.
구체적으로, 상기 게이트 절연막(120) 상에 게이트 형성용 도전막 및 제3 하드 마스크막을 형성한다.
상기 게이트 형성용 도전막은 폴리실리콘 및 금속 실리사이드를 적층시켜 형성할 수 있다. 상기 금속 실리사이드는 텅스텐 실리사이드를 포함한다. 또는, 상기 게이트 전극은 폴리실리콘 및 금속을 적층시켜 형성할 수 있다. 상기 금속은 텅스텐을 포함한다.
상기 제3 하드 마스크막은 실리콘 질화물을 증착시켜 형성할 수 있다.
상기 제3 하드 마스크막을 사진 식각 공정을 통해 패터닝함으로서 제3 하드 마스크 패턴(124)을 형성한다. 상기 제3 하드 마스크 패턴은 상기 액티브 핀(118)의 제2 트렌치(114) 상부를 경유하도록 형성된다.
상기 제3 하드 마스크 패턴(124)을 식각 마스크로 사용하여 상기 게이트 형성용 도전막을 식각함으로서 게이트 전극(122)을 형성한다.
이 때, 상기 게이트 전극(122)의 선폭은 상기 제2 트렌치(114)의 상부폭보다는 좁게 되도록 형성되어야 한다. 즉, 상기 게이트 전극(122)의 양측벽은 상기 제2 트렌치(144) 내벽에 접촉되지 않도록 형성된다. 따라서, 상기 제2 트렌치(114) 내부에 상기 게이트 전극(122)이 완전히 매립되는 형상의 트랜지스터에 비해 상기 제 2 트렌치(114) 내부면과 상기 게이트 전극(122) 간의 접촉 면적이 작아지게 된다.
또한, 상기 게이트 전극(122)은 상기 제2 트렌치(144) 내부면 뿐 아니라, 도 1에 도시되어 있는 것과 같이, 상기 소자 분리막(116)의 단차에 의해 노출되는 액티브 핀(118)의 측벽 부위에도 형성된다.
도 7은 게이트 전극의 양측에 측벽 스페이서를 형성하는 단계를 설명하기 위한 단면도이다.
도 7을 참조하면, 상기 게이트 구조물(126)이 형성되어 있는 기판 상에 스페이서용 절연막(도시안됨)을 형성한다.
상기 스페이서용 절연막은 실리콘 질화물을 증착시켜 형성할 수 있다. 상기 스페이서용 절연막은 상기 게이트 전극(122) 양측의 제2 트렌치(114)를 완전히 채우도록 형성하는 것이 바람직하다.
이 후, 상기 스페이서용 절연막을 이방성으로 식각함으로서 스페이서(128)를 형성한다. 이 때, 상기 스페이서(128)는 상기 게이트 전극 구조물(126) 양측벽에서 상기 제2 트렌치(114)를 완전히 채우는 형상을 갖는 것이 바람직하다.
다음에, 상기 게이트 전극(122) 양측의 액티브 핀(118) 표면 아래에 불순물을 주입함으로서 소오스/드레인(130)을 형성한다. 상기 스페이서(128)가 형성됨으로서 상기 불순물은 상기 액티브 핀(118)의 평탄면 아래로 주입될 수 있다. 설명한 것과 같이, 상기 게이트 전극(122)은 제2 트렌치(114) 내부에 형성되므로, 상기 소오스/드레인(130)의 상부면이 게이트 전극(122)의 저면에 비해 높게 위치하게 된다.
실시예 2
도 8은 본 발명의 다른 실시예에 따른 핀 전계 효과 트랜지스터들을 나타내는 사시도이다. 본 실시예에 따른 핀 전계 효과 트랜지스터는 디램 장치의 셀에 포함되는 트랜지스터이다.
도 9는 도 8에 도시된 핀 전계 효과 트랜지스터들이 형성되는 기판의 액티브 영역 및 필드 영역을 구분하는 평면도이다.
도 8 및 9를 참조하면, 실리콘으로 이루어지는 기판(200)이 구비된다. 상기 기판에는 제1 트렌치(206)에 절연 물질이 채워진 소자 분리막(220)이 형성되어 있다. 또한, 상기 기판(200)에는 상부 표면에 라운드된 제2 트렌치(228)를 갖는 액티브 핀(230)들이 형성되어 있다.
상기 액티브 핀(230)들은 고립된 섬 형상을 가지며 규칙적으로 배열되어 있다. 구체적으로, 상기 각각의 액티브 핀(230)은 게이트 전극(234)이 연장되는 방향과 수직하는 방향인 제2 방향이 길이 방향이 되도록 배치된다. 또한, 도시된 것과 같이, 제1 열에 위치하는 액티브 핀(230)들은 상기 제2 방향으로 일정 간격을 가지면서 나란하게 배치되고, 상기 제1 열 다음의 제2 열에 위치하는 액티브 핀(230)들은 상기 제1 열에서 액티브 핀(230)들 사이 부위에 나란하게 배치된다.
여기서, 상기 액티브 핀(230)은 트랜지스터를 형성하기 위한 액티브 영역으로 제공되는 것이며, 적어도 일부분이 소자 분리막(220)으로부터 돌출되는 형상을 갖는다. 상기 액티브 핀(230)에서 소자 분리막(220)으로부터 돌출되는 부위는 상기 소자 분리막(220)에 의해 덮혀지지 않으므로, 액티브 핀(230)의 상부면 뿐 아니라 측벽까지 노출되는 형상을 갖는다. 본 실시예에서 고립된 하나의 액티브 핀(230)에는 2개의 트랜지스터가 형성되어 있다.
상기 고립된 하나의 액티브 핀(230)의 표면에는 2개의 트렌치가 형성되어 있다. 상기 제2 트렌치(228)들 사이에는 콘택이 형성될 수 있을 정도의 평탄면을 갖는다.
상기 소자 분리막이 형성되는 제1 트렌치(206)의 내벽에는 내벽 산화막(208) 및 질화막 라이너(210)가 형성되어 있다.
상기 소자 분리막(220)의 상부면은 평탄하게 형성되지 않고 특정 부위에서 단차가 형성되어 있다. 상기 단차는 상기 액티브 핀(230)의 특정 부위가 상기 소자 분리막으로부터 돌출되도록 하기 위한 것이다.
구체적으로, 상기 소자 분리막(220)에서 상기 액티브 핀(230) 표면과 인접하면서 상기 게이트 전극(234)이 연장되는 부위의 상부면은 상기 액티브 핀(230)의 제2 트렌치(228) 저면보다 낮게 위치한다. 따라서, 상기 소자 분리막(220)의 낮은 단차 부위에서는 상기 액티브 핀(230)의 측벽이 노출된다. 그리고, 상기 액티브 핀(230)의 측벽이 노출되는 부위에 상기 게이트 전극(234)이 연장되므로 핀 트랜지스터와 동일한 전기적 특성을 갖게된다.
반면에, 상기 소자 분리막(220)의 나머지 부위의 상부면은 상기 액티브 핀 (230)표면과 동일하거나 더 높은 형태의 표면 단차를 갖는다.
상기와 같이, 액티브 핀(230)과 소자 분리막(220)간의 표면 단차를 갖는 부 위가 매우 감소됨으로서 트랜지스터를 형성한 이 후의 공정들이 보다 용이하게 진행될 수 있다.
상기 각 제2 트렌치 내부 표면에 게이트 절연막이 구비된다. 상기 게이트 절연막은 실리콘 산화물로 이루어지거나 고유전율을 갖는 금속 산화물로 이루어질 수 있다. 상기 고유전율을 갖는 금속 산화물은 알루미늄 산화물(Al2O3), 티타늄 산화물(TiO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2), 하프늄 산화물(HfO2) 등을 들 수 있다. 이들은 단독 또는 혼합하여 사용할 수 있다.
상기 각 제2 트렌치 내부에 위치하고, 상기 각 제2 트렌치의 상부폭보다 좁은 선폭을 가지면서 연장되는 게이트 전극들이 구비된다. 상기 게이트 전극들은 상기 액티브 핀을 가로지르는 방향으로 연장되는 라인 형상을 갖는다.
그러므로, 본 실시예에서, 상기 게이트 전극은 액티브 핀 상부면, 액티브 핀 측벽 및 소자 분리막 상부면을 따라 연장된다. 하나의 단위 액티브 핀 상에는 2개의 게이트 전극이 형성되어 있다.
상기 게이트 전극의 선폭이 이웃하는 게이트 전극간의 간격이 동일하거나 또는 더 넓은 경우, 상대적으로 상기 게이트 전극 간에 콘택을 형성하기 위한 평탄면이 충분하게 확보되지 않는다. 그러므로, 상기 게이트 전극의 선폭보다 이웃하는 게이트 전극간의 간격이 더 넓게 형성되는 것이 바람직하다. 구체적으로, 상기 게이트 전극의 선폭과 게이트 전극 간의 간격의 비율은 1 : 1.2 내지 2.5인 것이 바람직하다.
상기 게이트 전극은 폴리실리콘 및 금속 실리사이드가 적층된 형상을 가질 수 있다. 상기 금속 실리사이드는 텅스텐 실리사이드를 포함한다. 또는, 상기 게이트 전극은 폴리실리콘 및 금속이 적층된 형상을 가질 수 있다. 상기 금속은 텅스텐을 포함한다.
상기 게이트 전극 상에는 하드 마스크 패턴이 더 구비될 수 있다. 상기 하드 마스크 패턴은 실리콘 질화물로 이루어질 수 있다.
상기 게이트 전극 양측에는 스페이서가 구비된다. 상기 스페이서는 실리콘 질화물로 이루어질 수 있다. 상기 스페이서는 상기 게이트 전극 양측의 제2 트렌치를 채우는 형상을 갖는 것이 바람직하다.
상기 게이트 전극 양측의 액티브 핀 표면 아래로 소오스/드레인이 구비된다.
상기 소오스/드레인은 상기 액티브 핀의 평탄면 아래로 이온을 주입함으로서 형성될 수 있다. 그러므로, 상기 소오스/드레인의 상부면이 게이트 전극의 저면에 비해 높게 형성된다.
도시하지는 않았지만, 상기 스페이서 및 소자 분리막의 노출된 부위의 프로파일을 따라 식각 저지막 패턴이 구비된다. 상기 식각 저지막 패턴은 실리콘 질화물로 이루어질 수 있다.
상기 식각 저지막 상에는 층간 절연막이 구비된다. 상기 층간 절연막은 실리콘 산화물로 이루어질 수 있다. 구체적으로, 사용할 수 있는 상기 층간 절연막은 HDP 산화막, TEOS막, USG막 등을 들 수 있다.
상기 층간 절연막에는 상기 스페이서 사이에 노출되어 있는 액티브 핀을 노 출시키는 콘택홀이 형성되어 있다. 그리고, 상기 콘택홀의 내부에는 상기 소오스/드레인 영역과 전기적으로 접속하는 콘택 플러그가 구비된다.
본 실시예의 트랜지스터는 실시예 1에서 설명한 것과 동일하게 오프 전류 감소 및 GIDL의 감소 효과를 기대할 수 있다.
또한, 상기 액티브 핀과 인접하면서 게이트 전극이 경유하는 부위의 소자 분리막에만 선택적으로 단차가 낮게 형성되어 있어, 게이트 전극을 용이하게 형성할 수 있다.
또한, 도시하지는 않았지만, 상기 소오스 영역과 전기적으로 접속하고 상기 게이트 전극과 수직한 방향으로 연장되는 비트 라인과, 상기 드레인 영역과 전기적으로 접속하는 커패시터를 포함함으로서 고집적화되고 고성능을 갖는 디램 장치를 구현할 수 있다.
도 10 내지 도 18은 도 8에 도시된 핀 전계 효과 트랜지스터의 형성 방법을 설명하는 단면도들이다. 도 10 내지 도 18에서 각 a도는 도 9의 I_I' 부위를 절단하였을 때의 단면도이고, 각 b도는 도 9의 II_II' 부위를 절단하였을 때의 단면도이고,각 c도는 도 9의 III_III' 부위를 절단하였을 때의 단면도이다.
도 19는 후속으로 콘택을 형성하는 방법을 설명하는 단면도이다.
도 10 내지 도 16은 기판에 상부 표면에 라운드된 트렌치를 갖는 액티브 핀과, 상기 기판에 액티브 핀의 적어도 일부의 양측벽을 노출시키는 소자 분리막의 형성 방법을 설명하기 위한 단면도이다. 도 20은 액티브 핀 및 소자 분리막을 나타 내는 사시도이다.
도 10a 내지 도 10c를 참조하면, 실리콘 기판(200)에 제1 패드 산화막(202)을 형성한다. 이 후, 제1 트렌치를 형성할 시에 식각 마스크로 사용되는 제1 하드 마스크 패턴(204)을 형성한다. 상기 제1 하드 마스크 패턴(204)은 실리콘 질화물을 증착하고 이를 사진 식각함으로서 형성될 수 있다.
상기 제1 하드 마스크 패턴(204)을 식각 마스크로 사용하여 소자 분리 영역에 위치하는 제1 패드 산화막(202) 및 기판(200)을 선택적으로 식각함으로서 제1 트렌치(206)를 형성한다. 그러므로, 상기 제1 트렌치(206) 이외의 평탄한 기판 영역이 액티브 영역이 된다.
그런데, 도 9에 도시된 것과 같이, 액티브 영역은 고립된 섬 형상을 가지며 규칙적으로 배열되어야 한다. 구체적으로, 상기 각각의 액티브 영역은 게이트 전극이 연장되는 방향과 수직하는 방향인 제2 방향이 길이 방향이 되도록 배치된다. 또한, 제1 열에 위치하는 액티브 영역들은 상기 제2 방향으로 일정 간격을 가지면서 나란하게 배치되고, 상기 제1 열 다음의 제2 열에 위치하는 액티브 영역들은 상기 제1 열에서 액티브 영역들 사이 부위에 나란하게 배치된다. 그러므로, 상기와 같이 액티브 영역이 지정될 수 있도록, 상기 액티브 영역들 이외의 영역에 해당하는 기판 부위를 식각함으로서 상기 제1 트렌치(206)를 형성한다.
상기 제1 트렌치(206) 내부를 완전히 채우면서 및 상기 제1 하드 마스크 패턴(204) 상에 절연 물질을 매립한다.
구체적으로, 상기 제1 트렌치(206)의 측면 및 저면에 트렌치 내벽 산화 막(208)을 형성한다. 그리고, 상기 트렌치 내벽 산화막(208) 및 상기 제1 하드 마스크 패턴(294)의 표면에 질화막 라이너(210)를 형성한다. 다음에, 상기 제1 트렌치(206) 내부를 매립하도록 실리콘 산화막을 증착한다. 상기 실리콘 산화막의 예로는 HDP 산화막, TEOS막, USG막 등을 들 수 있다.
이 후, 상기 제1 하드 마스크 패턴(204)이 노출되도록 상기 절연 물질을 화학 기계적으로 연마하여 상기 제1 트렌치(206) 내부를 채우는 제1 예비 소자 분리막(212)을 형성한다.
도 11a 내지 도 11c를 참조하면, 상기 제1 예비 소자 분리막(212) 및 제1 하드 마스크 패턴(204) 상에 제1 포토레지스트 패턴(214)을 형성한다. 이 후, 상기 제1 포토레지스트 패턴(214)을 식각 마스크로 상기 제1 예비 소자 분리막(212)의 일부분을 식각함으로서 제2 예비 소자 분리막(212a)을 형성한다. 이 때, 상기 식각된 부위의 제2 예비 소자 분리막(212a)의 표면은 상기 액티브 영역의 기판 표면과 동일한 상부면을 갖도록 하는 것이 바람직하다.
상기 제1 포토레지스트 패턴(214)은 상기 액티브 영역과 인접하면서 게이트 전극이 경유하는 부위의 제1 예비 소자 분리막(212)을 덮도록 형성된다.
본 실시예에서는 상기 게이트 전극이 연장되는 방향과 수직하는 제2 방향으로 놓여진 액티브 영역들 사이의 제1 예비 소자 분리막(212)이 선택적으로 노출되도록 상기 제1 포토레지스트 패턴(214)을 형성한다. 구체적으로, 상기 제1 포토레지스트 패턴(214)은 도 9의 A 부위가 선택적으로 노출되도록 형성된다. 이 경우, 상기 제1 포토레지스트 패턴(214)에 의해 상기 액티브 영역과 인접하면서 게이트 전극이 경유하는 부위의 제1 예비 소자 분리막(212)이 덮혀지게 된다.
상기 제1 포토레지스트 패턴(214)을 마스크로 사용하여 식각 공정을 수행하고 나면, 상기 액티브 영역과 인접하면서 게이트 전극이 경유하는 부위의 제2 예비 소자 분리막(212a)은 기판(100) 표면보다 높게 위치하게 된다.
상기 공정을 수행하여 형성되는 제2 예비 소자 분리막(212a)은 액티브 영역과 인접하면서 게이트 전극이 경유하는 부위에서 상대적으로 높은 단차를 갖게되고, 나머지 부위에서 상대적으로 낮은 단차를 갖게된다.
도시되지는 않았지만, 상기 식각 공정을 수행한 후 애싱 및 스트립 공정을 통해 상기 제1 포토레지스트 패턴(214)을 제거한다.
도 12a 내지 도 12c를 참조하면, 상기 제2 예비 소자 분리막(212a)에서 낮은 단차로 인해 생성된 개구를 매립하도록 제2 하드 마스크막(도시안됨)을 형성한다. 즉, 상기 개구에 형성되는 제2 하드 마스크막의 상부 표면이 적어도 상기 제2 예비 소자 분리막(212a)의 높은 단차부보다 높게 되도록 형성하여야 한다. 상기 제2 하드 마스크막은 실리콘 질화물로 이루어질 수 있다.
다음에, 상기 제2 예비 소자 분리막(212a)의 높은 단차부가 노출되도록 상기 제2 하드 마스크막을 연마함으로서 제2 하드 마스크 패턴(216)을 형성한다. 상기 제2 하드 마스크 패턴(216)은 액티브 영역에 해당하는 기판 및 상기 제2 예비 소자 분리막(212a)의 낮은 단차부를 선택적으로 마스킹한다.
도 13a 내지 13c를 참조하면, 상기 제2 예비 소자 분리막(212a) 및 상기 제2 하드 마스크 패턴(216) 상에 포토레지스트를 코팅한다. 상기 포토레지스트를 사진 공정을 통해 패터닝함으로서, 게이트 전극이 형성되어야 할 부위의 제2 하드 마스크 패턴(216)을 선택적으로 노출하는 제2 포토레지스트 패턴(218)을 형성한다. 상기 제2 포토레지스트 패턴(218)은 제1 방향으로 연장되는 라인 형상을 갖는다.
상기 제2 포토레지스트 패턴(218) 및 상기 제2 하드 마스크 패턴(216)을 식각 마스크로 사용하여 노출된 상기 제2 예비 소자 분리막(212a)을 식각함으로서 소자 분리막(220)을 형성한다.
이 때, 상기 제2 예비 소자 분리막(212a)에서 식각된 부위의 상부면은 액티브 영역의 기판 표면보다 더 낮게 위치하게 된다. 이로서, 상기 액티브 영역 일부분은 상기 소자 분리막(220)에 의해 돌출된 형상을 갖게됨으로서 예비 액티브 핀(222)이 형성된다.
상기 제2 예비 소자 분리막(212a)을 식각하는 공정에서, 노출된 상기 제2 하드 마스크 패턴(216)도 다소 제거된다. 때문에, 도시된 것과 같이 개구를 갖는 제2 하드 마스크 패턴(216a)이 형성된다.
도 14a 내지 14c를 참조하면, 상기 제2 하드 마스크 패턴(216a)을 식각하여 액티브 핀의 상부면에 예비 트렌치를 형성하기 위한 마스크로 사용되는 제3 하드 마스크 패턴(224)을 형성한다.
이 후, 상기 제3 하드 마스크 패턴(224)을 식각 마스크로 사용하여 노출된 기판(200)을 건식 식각함으로서 예비 트렌치(226)를 형성한다.
상기 식각 공정을 수행하면, 상기 예비 트렌치(226)는 상기 예비 액티브 핀(222)에서 상기 게이트 전극이 연장되는 방향인 제1 방향으로 상기 예비 액티브 핀(222)의 양측 가장자리까지 연장된 형상을 갖는다.
상기 제2 포토레지스트 패턴(218)을 애싱 스트립 공정을 통해 제거한다.
도 15a 내지 15c를 참조하면, 상기 예비 트렌치(226)의 내벽에 노출되는 기판을 등방성으로 식각함으로서, 라운드된 제2 트렌치(228)를 갖는 액티브 핀을 완성한다.
상기 등방성 식각 공정을 수행하면, 상기 예비 트렌치(226)의 측벽 및 저면에서 식각이 이루어지므로 내부가 라운드된 형상을 갖게된다. 또한, 상기 예비 트렌치(226)에 비해 내부폭이 확장된다. 상기 등방성 식각은 암모니아(NH4OH) 수용액, 과산화수소(H2O2), 순수(DeIonized Water: DIW)의 혼합액인 강알칼리성의 SC1(Standard Cleaning 1)용액을 사용하는 습식 식각 공정을 포함한다.
도 16a 내지 16c를 참조하면, 상기 액티브 핀(230) 및 소자 분리막(220) 상에 형성되어 있는 제3 하드 마스크 패턴(224)을 제거한다. 상기 제3 하드 마스크 패턴(224)을 제거할 시에 액티브 핀(230)의 양측에 노출되어있는 라이너막(210)도 함께 제거된다.
이 후, 상기 액티브 핀(230) 양측에 형성되어 있는 내벽 산화막(208)도 제거한다.
상기 공정을 수행하면, 도 20에도 도시된 것과 같이, 상부 표면에 라운드된 제2 트렌치(228)를 갖는 액티브 핀(230)과, 상기 액티브 핀(230)의 양측 일부에 낮은 단차를 가짐으로서 상기 액티브 핀(230)을 노출시키는 소자 분리막(220)이 각각 형성된다.
도 17a 내지 17c은 상기 액티브 핀에 게이트 절연막 및 게이트 전극을 형성하는 단계를 설명하기 위한 단면도이다.
도 17a 내지 17c를 참조하면, 상기 액티브 핀(230)의 노출된 표면 상에 게이트 절연막(232)을 형성한다.
상기 게이트 절연막(232)은 열산화 공정을 통해 형성된 실리콘 산화물로 이루어질 수 있다. 또는, 상기 게이트 절연막(232)은 고유전율을 갖는 금속 산화물을 원자층 적층 방법 또는 화학 기상 증착 방법을 통해 증착시켜 형성할 수 있다. 상기 금속 산화물을 증착시켜 게이트 절연막(232)을 형성하는 경우, 상기 게이트 절연막은 상기 액티브 핀(230) 뿐 아니라 소자 분리막(220) 상에도 형성된다.
상기 고유전율을 갖는 금속 산화물은 알루미늄 산화물(Al2O3), 티타늄 산화물(TiO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2), 하프늄 산화물(HfO2) 등을 들 수 있다. 이들은 단독 또는 혼합하여 사용할 수 있다.
상기 게이트 절연막(232) 상에 게이트 구조물(238)을 형성한다.
구체적으로, 상기 게이트 절연막(232) 상에 게이트 형성용 도전막 및 제4 하드 마스크막을 형성한다. 여기서, 상기 게이트 형성용 도전막은 적어도 상기 제2 트렌치(228)를 매립하도록 형성한다.
상기 게이트 형성용 도전막은 폴리실리콘 및 금속 실리사이드를 적층시켜 형성할 수 있다. 상기 금속 실리사이드는 텅스텐 실리사이드를 포함한다. 또는, 상기 게이트 전극은 폴리실리콘 및 금속을 적층시켜 형성할 수 있다. 상기 금속은 텅스텐을 포함한다.
상기 제4 하드 마스크막은 실리콘 질화물을 증착시켜 형성할 수 있다.
상기 제4 하드 마스크막을 사진 식각 공정을 통해 패터닝함으로서 제4 하드 마스크 패턴(236)을 형성한다. 상기 제4 하드 마스크 패턴(236)은 상기 액티브 핀(230)의 제2 트렌치(228) 상부를 경유하도록 형성된다.
상기 제4 하드 마스크 패턴(236)을 식각 마스크로 사용하여 상기 게이트 형성용 도전막을 식각함으로서 게이트 전극(234)을 형성한다.
상기 게이트 전극(234)은 액티브 핀(230)의 제2 트렌치(228) 내부를 경유하는 라인 형상을 갖는다. 또한, 상기 게이트 전극(234)은 상기 제2 트렌치(228) 내부 뿐 아니라, 상기 소자 분리막(220)의 단차에 의해 노출되는 액티브 핀(230)의 측벽 부위에도 형성된다.
이 때, 상기 게이트 전극(234)의 선폭은 상기 제2 트렌치(228)의 상부폭보다는 좁게 되도록 형성되어야 한다. 즉, 상기 게이트 전극(234)의 양측벽은 상기 제2 트렌치 (228) 내벽에 접촉되지 않도록 형성된다. 따라서, 상기 제2 트렌치(228) 내부에 상기 게이트 전극(234)이 완전히 매립되는 형상의 트랜지스터에 비해 상기 제2 트렌치(228) 내부면과 상기 게이트 전극(234) 간의 접촉 면적이 작아지게 된다.
도 18a은 게이트 구조물의 양측에 측벽 스페이서를 형성하는 단계를 설명하기 위한 단면도이다.
도 18a를 참조하면, 상기 게이트 구조물(238)이 형성되어 있는 기판 상에 스 페이서용 절연막(도시안됨)을 형성한다.
상기 스페이서용 절연막은 실리콘 질화물을 증착시켜 형성할 수 있다. 상기 스페이서용 절연막은 상기 게이트 전극 양측의 제2 트렌치를 완전히 채우도록 형성하는 것이 바람직하다.
이 후, 상기 게이트 스페이서용 절연막을 이방성으로 식각함으로서 스페이서(240)를 형성한다. 이 때, 상기 스페이서(240)는 상기 게이트 전극 양측벽에서 상기 제2 트렌치(228)를 완전히 채우는 형상을 갖는 것이 바람직하다.
다음에, 상기 게이트 전극(234) 양측의 액티브 핀(230) 표면 아래에 불순물을 주입함으로서 소오스/드레인(242)을 형성한다. 본 실시예에서는 고립된 액티브 핀(230)에 2개의 게이트 전극(234)이 라인 형상을 갖도록 연장되므로, 상기 게이트 전극(234) 사이에 위치하는 불순물 영역인 소오스(242)는 상기 액티브 핀(230)에 형성되는 2개의 트랜지스터에 공통으로 사용된다.
상기 스페이서(240)가 형성됨으로서 상기 불순물은 상기 액티브 핀(230)의 평탄면 아래로 주입될 수 있다. 설명한 것과 같이, 상기 게이트 전극(234)은 제2 트렌치(228) 내부에 형성되므로, 상기 소오스/드레인(242)의 상부면이 게이트 전극(234)의 저면에 비해 높게 위치하게 된다.
따라서, 상기 소오스/드레인(242)의 상부면이 채널이 주로 형성되는 게이트 전극(234)의 저면에 비해 높게 형성되므로, 오프 전류가 매우 감소되는 효과가 있다.
도 19a는 상기 소오스/드레인에 콘택을 형성하는 단계를 설명하기 위한 단면 도이다.
도 19a를 참조하면, 상기 스페이서(240) 및 게이트 전극(234)이 형성되어 있는 기판(100) 표면 상에 식각 저지막(244)을 형성한다. 상기 식각 저지막(244)은 실리콘 질화물을 증착시켜 형성할 수 있다.
상기 식각 저지막(244) 상에 상기 게이트 전극(234)보다 높은 상부면을 갖도록 층간 절연막(246)을 형성한다. 상기 층간 절연막(246)은 실리콘 산화물로 이루어질 수 있다.
다음에, 상기 층간 절연막(246) 상에 포토레지스트 패턴(도시안됨)을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 층간 절연막(246)을 식각함으로서, 상기 소오스 및 드레인(242)에 해당하는 기판 표면을 노출하는 콘택홀(248)을 형성한다. 상기 콘택홀(248)은 상기 게이트 전극(234) 상의 제4 하드 마스크 패턴(236) 및 스페이서(240)에 자기 정렬되어 형성된다.
상기 콘택홀(248) 내부를 채우도록 도전 물질을 증착한다. 다음에, 상기 층간 절연막(246)이 노출되도록 상기 도전 물질을 연마함으로서 콘택(250)을 형성한다.
이 후, 도시하지는 않았지만, 상기 공통 소오스와 전기적으로 접속하는 비트 라인을 형성한다. 다음에, 상기 드레인과 전기적으로 접속하는 커패시터를 형성한다. 이로써, 본 실시예에 따른 핀형 트랜지스터를 선택 트랜지스터로 사용하는 디램 장치를 완성할 수 있다.
상승된 소오스/드레인을 갖는 트랜지스터의 전기적 특성 평가
본 발명의 일 실시예에 의해 소오스/드레인이 게이트 전극의 저면에 비해 상승되어 있는 핀형 트랜지스터의 게이트 전압별 드레인 전류에 대한 시뮬레이션 데이터를 수득하였다. 구체적으로, 액티브 핀에서 소오스/드레인이 형성되는 부위가 채널 형성 부위에 비해 200Å, 300Å, 400Å, 500Å가 높게 위치한다.
이와 비교하여, 평평한 상부면을 가지는 통상적인 핀형 트랜지스터의 게이트 전압별 드레인 전류에 대한 시뮬레이션 데이터를 수득하였다.
도 21은 본 발명의 일 실시예에 따른 핀형 트랜지스터 및 종래의 핀형 트랜지스터에서 수득된 시뮬레이션 데이터를 나타내는 그래프이다.
도 21에서 도면 부호 300은 종래의 핀형 트랜지스터에서의 데이터이고, 도면 부호 302, 304, 306, 308은 각각 액티브 핀에서 소오스/드레인이 형성되는 부위가 채널 형성 부위에 비해 200Å, 300Å, 400Å, 500Å가 높게 위치하는 본 발명의 실시예들에 따른 핀형 트랜지스터에서의 데이터이다.
도 21에서 약 -0.6V의 게이트 전압에서 측정되는 오프 전류를 살펴볼 때, 본 발명의 일실시예들에 따른 핀형 트랜지스터에서의 오프 전류가 종래의 핀형 트랜지스터에서의 오프 전류에 비해 낮음을 알 수 있다. 또한, 상기 GIDL 역시 감소된 것을 알 수 있다.
상술한 바와 같이 본 발명에 의한 핀형 트랜지스터는 오프 전류 및 게이트에 의해 유도되는 드레인 누설(GIDL: gate induced drain leakage)이 충분히 감소 된다. 그러므로, 고집적화된 메모리 장치에 적용될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (21)

  1. 상부 표면에 라운드된 트렌치를 갖는 액티브 핀을 포함하는 기판;
    상기 액티브 핀의 표면에 형성된 게이트 절연막;
    상기 트렌치 내면 상에 위치하고, 상기 트렌치의 상부폭보다 좁은 선폭을 갖는 게이트 전극; 및
    상기 게이트 전극 양측의 액티브 핀 표면 아래로 형성된 불순물 영역들을 포함하는 것을 특징으로 하는 트랜지스터.
  2. 제1항에 있어서, 상기 트렌치는 상기 액티브 핀의 길이 방향과 수직하는 제1 방향으로 상기 액티브 핀의 양측 가장자리까지 연장된 형상을 갖는 것을 특징으로 하는 트랜지스터.
  3. 제1항에 있어서, 상기 게이트 전극 양측에 형성된 스페이서를 더 구비하는 것을 특징으로 하는 트랜지스터.
  4. 제3항에 있어서, 상기 스페이서는 상기 게이트 전극 양측의 트렌치를 채우는 형상을 갖는 것을 특징으로 하는 트랜지스터.
  5. 제1항에 있어서, 상기 기판에 상기 액티브 핀의 적어도 일부 양측벽을 노출 시키는 소자 분리막을 더 포함하는 것을 특징으로 하는 트랜지스터.
  6. 제5항에 있어서, 상기 소자 분리막에서, 상기 액티브 핀 표면과 인접하면서 상기 게이트 전극이 연장되는 부위의 상부면은 상기 액티브 핀의 트렌치 저면보다 낮고, 나머지 부위의 상부면은 상기 액티브 핀 표면과 동일하거나 더 높은 형태의 표면 단차를 갖는 것을 특징으로 하는 트랜지스터.
  7. 제1항에 있어서, 상기 액티브 핀 표면에는 복수의 트렌치가 포함되고 각 트렌치 내에는 게이트 전극이 형성된 것을 특징으로 하는 트랜지스터.
  8. 제7항에 있어서, 상기 게이트 전극의 선폭은 이웃하는 게이트 전극 사이의 간격 보다 좁은 것을 특징으로 하는 트랜지스터.
  9. 제7항에 있어서, 상기 트렌치들 사이의 평탄면을 갖는 액티브 핀에는 상기 불순물 영역들과 접속하는 콘택들이 더 구비되는 것을 특징으로 하는 트랜지스터.
  10. 상부 표면에 라운드된 트렌치를 갖는 액티브 핀을 포함하는 기판을 마련하는 단계;
    상기 액티브 핀의 표면에 게이트 절연막을 형성하는 단계;
    상기 트렌치 내면 상에 위치하고, 상기 트렌치의 상부폭보다 좁은 선폭을 갖 는 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극의 양측의 액티브 핀 표면 아래에 불순물 영역들을 형성하는 단계를 포함하는 것을 특징으로 하는 트랜지스터의 형성 방법.
  11. 제10항에 있어서, 상기 기판에 상기 액티브 핀의 적어도 일부의 양측벽을 노출시키는 소자 분리막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터의 형성 방법.
  12. 제11항에 있어서, 상기 소자 분리막을 형성하는 단계는,
    기판을 식각하여 소자 분리용 트렌치를 형성하는 단계;
    상기 소자 분리용 트렌치 내부에 절연 물질을 매립시켜 예비 소자 분리막을 형성하는 단계; 및
    액티브 영역에 해당하는 기판 측벽의 일부분이 노출되도록 상기 예비 소자 분리막의 일부분을 식각하여 소자 분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 트랜지스터의 형성 방법.
  13. 제12항에 있어서, 예비 소자 분리막을 형성하는 단계는,
    상기 소자 분리용 트렌치 내부에 절연 물질을 채우는 단계; 및
    상기 게이트 전극이 연장되는 방향과 수직하는 제1 방향으로 놓여진 액티브 핀들 사이의 예비 소자 분리막이 다른 부위의 예비 소자 분리막보다 상대적으로 낮 게되도록 상기 절연 물질을 부분적으로 식각하여 개구를 형성하는 단계를 포함하는 것을 특징으로 하는 트랜지스터의 형성 방법.
  14. 제13항에 있어서, 상기 예비 소자 분리막을 선택적으로 식각하여 소자 분리막을 형성하는 단계는,
    상기 예비 소자 분리막에 형성된 개구 내부를 채우는 하드 마스크막을 형성하는 단계;
    상기 예비 소자 분리막의 표면이 노출되도록 연마함으로서 제1 하드 마스크 패턴을 형성하는 단계; 및
    상기 노출된 예비 소자 분리막을 식각하는 단계를 포함하는 것을 특징으로 하는 트랜지스터의 형성 방법.
  15. 제12항에 있어서, 상기 소자 분리막을 형성하는 단계에서,
    상기 액티브 핀 표면과 인접하면서 상기 게이트 전극이 연장되는 부위의 상부면이 상기 액티브 핀의 트렌치 저면보다 낮게 되도록, 상기 예비 소자 분리막에서 상기 액티브 핀 표면과 인접하면서 상기 게이트 전극이 연장되는 부위를 선택적으로 식각하는 것을 특징으로 하는 트랜지스터의 형성 방법.
  16. 제10항에 있어서, 상기 핀 액티브에 포함되는 라운드된 트렌치는,
    기판의 액티브 영역에서 게이트 전극이 형성될 부위를 선택적으로 이방성 식 각하여 예비 트렌치를 형성하는 단계; 및
    등방성 식각 공정에 의해 상기 예비 트렌치를 확장하여 트렌치를 형성하는 단계를 포함하여 형성하는 것을 특징으로 하는 트랜지스터의 형성 방법.
  17. 제16항에 있어서, 상기 트렌치를 형성하기 위하여 상기 액티브 핀에는 마스크 패턴이 개재되고, 상기 마스크 패턴은 상기 소자 분리막을 형성할 시에 사용되는 하드 마스크 패턴을 사진 식각함으로서 형성되는 것을 특징으로 하는 트랜지스터 형성 방법.
  18. 제10항에 있어서, 상기 게이트 전극을 형성한 이 후에,
    상기 액티브 핀 표면 및 게이트 전극 상부면에 스페이서용 절연막을 형성하는 단계; 및
    상기 스페이서용 절연막을 이방성 식각하여 게이트 측벽 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터 형성 방법.
  19. 제18항에 있어서, 상기 스페이서용 절연막은 상기 게이트 전극 양측의 트렌치를 완전히 채우도록 형성하는 것을 특징으로 하는 트랜지스터 형성 방법.
  20. 제10항에 있어서, 상기 액티브 핀 상부 표면에는 복수의 트렌치 및 게이트 전극이 형성되고,
    상기 각각의 게이트 전극의 선폭은 이웃하는 게이트 전극 사이의 간격 보다 좁게 되도록 형성하는 것을 특징으로 하는 트랜지스터 형성 방법.
  21. 제20항에 있어서, 상기 트렌치들 사이의 평탄면을 갖는 액티브 핀에 상기 불순물 영역들과 접속하는 콘택들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터의 형성 방법.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101263648B1 (ko) 2007-08-31 2013-05-21 삼성전자주식회사 핀 전계 효과 트랜지스터 및 그 제조 방법.
KR20150094498A (ko) * 2014-02-10 2015-08-19 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 장치 제조 방법 및 반도체 장치
CN107039524A (zh) * 2015-09-30 2017-08-11 台湾积体电路制造股份有限公司 鳍式场效应晶体管（finfet）器件结构及其形成方法
CN110010689A (zh) * 2013-08-01 2019-07-12 三星电子株式会社 半导体器件及其制造方法

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7880219B2 (en) * 2007-05-25 2011-02-01 Cypress Semiconductor Corporation Nonvolatile charge trap memory device having <100> crystal plane channel orientation
US7642603B2 (en) * 2007-06-29 2010-01-05 Intel Corporation Semiconductor device with reduced fringe capacitance
KR100886643B1 (ko) * 2007-07-02 2009-03-04 주식회사 하이닉스반도체 비휘발성 메모리 소자 및 그 제조방법
US7879659B2 (en) * 2007-07-17 2011-02-01 Micron Technology, Inc. Methods of fabricating semiconductor devices including dual fin structures
US7939889B2 (en) 2007-10-16 2011-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing resistance in source and drain regions of FinFETs
KR101525590B1 (ko) * 2008-10-08 2015-06-04 삼성디스플레이 주식회사 표시 기판 및 이의 제조 방법
US8278691B2 (en) * 2008-12-11 2012-10-02 Micron Technology, Inc. Low power memory device with JFET device structures
US8686492B2 (en) * 2010-03-11 2014-04-01 Spansion Llc Non-volatile FINFET memory device and manufacturing method thereof
US8637916B2 (en) * 2010-04-12 2014-01-28 United Microelectronics Corp. Semiconductor device with mini SONOS cell
US8338256B2 (en) * 2010-07-08 2012-12-25 International Business Machines Corporation Multi-gate transistor having sidewall contacts
KR101894221B1 (ko) * 2012-03-21 2018-10-04 삼성전자주식회사 전계 효과 트랜지스터 및 이를 포함하는 반도체 장치
US9368596B2 (en) * 2012-06-14 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for a field effect transistor
CN104425593B (zh) * 2013-08-20 2017-12-29 中芯国际集成电路制造(上海)有限公司 隧道场效应晶体管及其形成方法
US9337195B2 (en) * 2013-12-18 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US10037991B2 (en) 2014-01-09 2018-07-31 Taiwan Semiconductor Manufacturing Company Limited Systems and methods for fabricating FinFETs with different threshold voltages
KR102094535B1 (ko) * 2014-03-21 2020-03-30 삼성전자주식회사 트랜지스터 및 그 제조 방법
US9653461B2 (en) 2014-03-28 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with low source/drain contact resistance
KR102146469B1 (ko) 2014-04-30 2020-08-21 삼성전자 주식회사 반도체 장치 및 이의 제조 방법
US9466669B2 (en) 2014-05-05 2016-10-11 Samsung Electronics Co., Ltd. Multiple channel length finFETs with same physical gate length
US10096696B2 (en) * 2014-06-03 2018-10-09 Micron Technology, Inc. Field effect transistors having a fin
US20160002784A1 (en) 2014-07-07 2016-01-07 Varian Semiconductor Equipment Associates, Inc. Method and apparatus for depositing a monolayer on a three dimensional structure
CN106409748B (zh) 2015-08-03 2020-11-17 联华电子股份有限公司 半导体元件及其制作方法
US9704969B1 (en) * 2015-12-31 2017-07-11 Taiwan Semiconductor Manufacturing Co., Ltd. Fin semiconductor device having multiple gate width structures
US9640402B1 (en) * 2016-02-22 2017-05-02 Globalfoundries Inc. Methods for gate formation in circuit structures
US9704752B1 (en) * 2016-02-26 2017-07-11 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor and method for fabricating the same
US9704751B1 (en) * 2016-02-26 2017-07-11 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for fabricating the same
US10283620B2 (en) 2017-01-26 2019-05-07 International Business Machines Corporation Approach to control over-etching of bottom spacers in vertical fin field effect transistor devices
US11374126B2 (en) 2018-09-27 2022-06-28 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET structure with fin top hard mask and method of forming the same
TWI748346B (zh) * 2020-02-15 2021-12-01 華邦電子股份有限公司 多閘極之半導體結構及其製造方法
US11532481B2 (en) 2020-06-30 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field-effect transistor device and method of forming
CN116941020A (zh) * 2021-05-19 2023-10-24 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法与工作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100521377B1 (ko) 2003-02-21 2005-10-12 삼성전자주식회사 핀 전계효과 트랜지스터의 형성방법
KR100534104B1 (ko) 2003-08-05 2005-12-06 삼성전자주식회사 삼차원 구조의 채널을 구비하는 모스 트랜지스터 및 그제조방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6870225B2 (en) * 2001-11-02 2005-03-22 International Business Machines Corporation Transistor structure with thick recessed source/drain structures and fabrication process of same
US7105894B2 (en) * 2003-02-27 2006-09-12 Taiwan Semiconductor Manufacturing Co., Ltd. Contacts to semiconductor fin devices
US7045401B2 (en) * 2003-06-23 2006-05-16 Sharp Laboratories Of America, Inc. Strained silicon finFET device
US7285466B2 (en) * 2003-08-05 2007-10-23 Samsung Electronics Co., Ltd. Methods of forming metal oxide semiconductor (MOS) transistors having three dimensional channels
US7176522B2 (en) * 2003-11-25 2007-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having high drive current and method of manufacturing thereof
US7247578B2 (en) * 2003-12-30 2007-07-24 Intel Corporation Method of varying etch selectivities of a film
KR100634167B1 (ko) * 2004-02-06 2006-10-16 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR100598099B1 (ko) * 2004-02-24 2006-07-07 삼성전자주식회사 다마신 게이트를 갖는 수직 채널 핀 전계효과 트랜지스터 및 그 제조방법
KR100654341B1 (ko) * 2004-12-08 2006-12-08 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조방법
KR100673144B1 (ko) * 2005-07-15 2007-01-22 주식회사 하이닉스반도체 반도체소자의 트랜지스터 및 그 형성방법
KR100641944B1 (ko) * 2005-07-21 2006-11-02 주식회사 하이닉스반도체 반도체소자의 트랜지스터 및 그 형성방법
KR100630764B1 (ko) * 2005-08-30 2006-10-04 삼성전자주식회사 게이트 올어라운드 반도체소자 및 그 제조방법
US7700983B2 (en) * 2005-12-15 2010-04-20 Qimonda Ag Transistor, memory cell, memory cell array and method of forming a memory cell array

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100521377B1 (ko) 2003-02-21 2005-10-12 삼성전자주식회사 핀 전계효과 트랜지스터의 형성방법
KR100534104B1 (ko) 2003-08-05 2005-12-06 삼성전자주식회사 삼차원 구조의 채널을 구비하는 모스 트랜지스터 및 그제조방법

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101263648B1 (ko) 2007-08-31 2013-05-21 삼성전자주식회사 핀 전계 효과 트랜지스터 및 그 제조 방법.
CN110010689A (zh) * 2013-08-01 2019-07-12 三星电子株式会社 半导体器件及其制造方法
CN110010689B (zh) * 2013-08-01 2021-10-08 三星电子株式会社 半导体器件及其制造方法
KR20150094498A (ko) * 2014-02-10 2015-08-19 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 장치 제조 방법 및 반도체 장치
KR101589832B1 (ko) 2014-02-10 2016-01-28 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 장치 제조 방법 및 반도체 장치
CN107039524A (zh) * 2015-09-30 2017-08-11 台湾积体电路制造股份有限公司 鳍式场效应晶体管（finfet）器件结构及其形成方法
CN107039524B (zh) * 2015-09-30 2020-01-03 台湾积体电路制造股份有限公司 鳍式场效应晶体管(finfet)器件结构及其形成方法

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