KR20060008158A - 리세스된 게이트 전극을 갖는 모스 트랜지스터 및 그제조방법 - Google Patents

리세스된 게이트 전극을 갖는 모스 트랜지스터 및 그제조방법 Download PDF

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Abstract

리세스된 게이트 전극을 갖는 모스 트랜지스터 및 그 제조방법을 제공한다. 상기 모스 트랜지스터는 반도체 기판을 구비한다. 상기 반도체기판의 소정영역에 형성되어 활성영역을 한정하는 소자 분리막이 배치된다. 상기 활성영역 내에 배치되고 상기 활성 영역을 가로지르는 채널 트렌치 영역을 구비한다. 상기 채널 트렌치 영역의 측벽들 및 바닥을 덮는 게이트 절연막이 배치된다. 상기 게이트 절연막에 의해 둘러싸여진 상기 채널 트렌치 영역 내부를 채우면서 상기 활성영역의 상부를 가로지르도록 배치되는 게이트 패턴을 포함하되, 상기 게이트 패턴은 상기 채널 트렌치 영역 상부 모서리 영역에서 그 측벽 일부가 리세스되어 상기 채널 트렌치 폭 및 상기 게이트 패턴 최상단 폭 보다 작은 폭을 갖도록 배치된다.
채널 트렌치, 폴리실리콘, 게이트 패턴 폭, 등방성 식각

Description

리세스된 게이트 전극을 갖는 모스 트랜지스터 및 그 제조방법{MOS transistor having a recessed gate electrode and fabrication method thereof}
도 1은 종래 기술에 따른 리세스된 게이트 전극을 갖는 모스 트랜지스터 설명하기 위한 단면도이다.
도 2는 본 발명의 실시예에 따른 리세스된 게이트 전극을 갖는 모스 트랜지스터를 보여주는 평면도이다.
도 3a는 도 2의 절단선 Ⅰ-Ⅰ'에 따라 취해진 단면도이다.
도 3b는 도 2의 절단선 Ⅱ-Ⅱ'에 따라 취해진 단면도이다.
도 4a 내지 도 9a는 본 발명의 실시예에 따른 모스 트랜지스터의 제조방법을 설명하기 위하여 도 2의 Ⅰ-Ⅰ'에 따라 취해진 단면도들이다.
도 4b 내지 도 9b는 본 발명의 실시예에 따른 모스 트랜지스터의 제조방법을 설명하기 위하여 도 2의 Ⅱ-Ⅱ'에 따라 취해진 단면도들이다.
도 10은 도1의 구조를 갖는 모스 트랜지스터의 반도체 기판내 전기장 분포를 나타낸 시뮬레이션도이다.
도 11은 도2의 구조를 갖는 모스 트랜지스터의 반도체 기판내 전기장 분포를 나타낸 시뮬레이션도이다.
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 보다 상세하게는 리세스된 게이트 전극을 갖는 모스트랜지스터 및 그의 제조 방법에 관한 것이다.
디램 소자와 같은 반도체 기억소자의 집적도가 증가함에 따라, 모스 트랜지스터가 차지하는 평면적은 점점 감소하고 있다. 그 결과, 상기 모스 트랜지스터의 채널 길이가 감소하여 단채널 효과를 발생시킨다. 특히, 상기 디램 소자의 메모리 셀에 채택되는 억세스 모스 트랜지스터에서 상기 단채널 효과가 발생하면, 상기 디램 셀의 문턱 전압이 감소되고 누설전류가 증가되어 상기 디램 소자의 리프레쉬 특성을 저하시킨다. 이에 따라, 상기 디램 소자의 집적도가 증가할지라도, 상기 게이트 채널 길이를 증가시켜 단채널 효과를 억제할 수 있는 모스 트랜지스터로서 리세스된 게이트 전극을 갖는 모스 트랜지스터가 소개된 바 있다.
상기 리세스된 게이트 전극을 갖는 모스 트랜지스터는 반도체 기판을 일부 리세스 시켜 리세스된 영역에 게이트를 형성하고 게이트의 양측 실리콘 기판에 채널을 형성하는 것이다.
도 1은 종래 기술에 따른 리세스된 게이트 전극을 갖는 모스 트랜지스터 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체기판(100)의 소정영역에 활성영역(A)이 배치된다. 상기 활성영역(A)은 소자 분리막(미도시함)에 의해 한정되는 영역이다. 상기 활성영역(A)의 소정영역을 가로질러 채널 트렌치 영역(104)이 배치된다. 상기 채널 트 렌치 영역(104)의 측벽 및 바닥을 덮는 게이트 절연막(106)이 배치된다. 상기 게이트 절연막(106)에 의해 둘러싸여진 상기 채널 트렌치 영역(104)을 채우며 상기 활성 영역(A)을 가로지르는 게이트 패턴(114)이 배치된다. 상기 게이트 패턴은 폴리실리콘 패턴(108), 텅스텐 실리사이드 패턴(110) 및 하드마스크 패턴(112)으로 구비된다. 상기 게이트 패턴(114)의 측벽을 감싸는 절연막 스페이서(116)가 배치된다. 상기 게이트 패턴(114) 양측 하부의 활성 영역(A) 내에 소오스/드레인 영역(118)이 배치된다.
도 1에 개시된 리세스된 게이트 전극을 갖는 모스 트랜지스터는 채널 트렌치 영역 폭(104)과 게이트 패턴(114)의 폭이 동일한 아우터 게이트(Outer gate) 형태를 갖는다. 상기 아우터 게이트(Outer gate)는 상기 폴리실리콘 패턴과 인접한 활성 영역 상부 모서리 즉, 참조 번호 "120" 영역에서 전기장 집중 현상이 발생한다. 상기 전기장 집중 현상으로 인하여 소자의 문턱 전압 특성이 저하되고 누설 전류가 증가하는 단점이 있다.
상기 게이트 폴리실리콘 패턴과 인접한 활성 영역 상부 모서리에서의 전기장 집중 현상을 방지하기 위한 방법이 한국공개특허 2000-26816호에 "트렌치형 게이트 전극을 갖는 전력 소자의 제조 방법"이라는 제목으로 개시된바 있다.
상기 한국 공개특허 2000-26816호에 따르면 활성 영역 상부 모서리에 전기장이 집중되는 것을 방지하여 누설 전류를 감소시킬 수 있다. 보다 상세하게는 기판에 주 트렌치를 형성하고, 상기 주 트렌치와 인접한 기판 내에 기생 트렌치를 형성한다. 상기 주 트렌치에 열산화막을 형성하되, 상기 기생 트렌치 부분에 타 영역에 비해 상대적으로 두꺼운 게이트 산화막을 형성한다. 상기 트렌치 내부에 게이트 전극을 이룰 도전막을 매립한다.
상기 한국 공개 특허 2000-26816호에 따르면, 활성 영역 상부 모서리의 전기장 집중을 방지하여 소자의 누설 전류 열화 현상을 방지할 수 있다. 반면에, 상기 트렌치 상단부 폭을 증가시킴에 따라 액티브 영역의 면적이 감소된다. 이로 인해, 소자의 전류 구동 능력이 감소된다.
상기 아우터 게이트(Outer gate)의 전기장 집중 현상 및 트렌치 상단부 폭 증가에 따른 전류 구동 능력 감소를 방지하기 위해 게이트 패턴의 폭을 트렌치 폭 보다 작게 형성하는 이너 게이트(Inner gate) 형태로 형성하는 방법이 시도되고 있다. 그러나, 이 경우 게이트 사이즈 감소에 따라 오정렬이 발생할 수 있다. 이로 인하여 폴리실리콘 상부에 형성되는 금속 실리사이드막의 표면이 불균하면 금속 실리사이드막의 균열이 발생할 수 있다.
결국, 상기 채널 트렌치 영역과 게이트 패턴 최상단부 폭을 동일하게 하면서 활성 영역 상부 모서리에 전기장이 집중되는 현상을 방지할 수 있는 리세스된 게이트 전극을 갖는 모스트랜지스터의 제조 방법이 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는 게이트 패턴과 인접한 활성 영역 상부 모서리에서의 전기장 집중 현상을 방지할 수 있는 리세스된 게이트 전극을 갖는 모스 트랜지스터 및 그의 제조 방법을 제공함에 있다.
본 발명이 이루고자 하는 기술적 과제는 액티브 면적 감소를 방지하여 전류 구동 능력 저하를 방지할 수 있는 리세스된 게이트 전극을 갖는 모스 트랜지스터 및 그의 제조 방법을 제공함에 있다.
상기 기술적 과제를 이루기 위한 본 발명은 리세스된 게이트 전극을 갖는 모스 트랜지스터를 제공한다. 상기 모스 트랜지스터는 반도체 기판을 구비한다. 상기 반도체기판의 소정영역에 형성되어 활성영역을 한정하는 소자분리막이 배치된다. 상기 활성영역 내에 배치되고 상기 활성 영역을 가로지르는 채널 트렌치 영역을 구비한다. 상기 채널 트렌치 영역의 측벽들 및 바닥을 덮는 게이트 절연막이 배치된다. 상기 게이트 절연막에 의해 둘러싸여진 상기 채널 트렌치 영역 내부를 채우면서 상기 활성영역의 상부를 가로지르도록 배치되는 게이트 패턴을 포함하되, 상기 게이트 패턴은 상기 채널 트렌치 영역 상부 모서리 영역에서 그 측벽 일부가 리세스되어 상기 채널 트렌치 폭 및 상기 게이트 패턴 최상단 폭 보다 작은 폭을 갖도록 배치된다.
상기 모스트랜지스터의 채널 트렌치 영역은 상기 게이트 패턴 최상단부 폭과 동일 폭을 갖도록 할 수 있다.
상기 모스트랜지스터는 게이트 패턴 측벽을 감싸는 절연막 스페이서를 더 포함할 수 있다. 상기 절연막 스페이서는 상기 채널 트렌치 상부 영역에서 상기 게이트 패턴 측벽이 리세스된 부분을 채우도록 배치될 수 있다. 상기 절연막 스페이서는 실리콘 산화막 또는 실리콘 질화막일 수 있다.
상기 모스트랜지스터의 채널 트렌치 영역은 폭 1000~1200Å, 깊이 1400~1800 Å를 갖도록 배치될 수 있다.
상기 모스트랜지스터의 게이트 패턴은 상기 채널 트렌치 영역 상부 모서리 영역에서 상기 채널 트렌치 영역 폭 및 게이트 패턴 최상단 폭보다 100~300Å 더 작은 폭으로 배치될 수 있다.
상기 기술적 과제를 이루기 위한 본 발명은 리세스된 게이트 전극을 갖는 모스 트랜지스터 제조 방법을 제공한다. 상기 모스트랜지스터 제조 방법은 반도체 기판 내에 소자 분리막을 형성하여 활성 영역을 한정하는 것을 구비한다. 상기 활성 영역 내에 상기 활성 영역을 가로지르도록 채널 트렌치 영역을 형성한다. 상기 채널 트렌치 영역의 측벽들 및 바닥을 덮는 게이트 절연막을 형성한다. 상기 게이트 절연막에 의해 둘러싸여진 채널 트렌치 영역을 채우는 도전막을 형성한다. 상기 도전막 상에 금속 실리사이드막을 형성한다. 상기 금속 실리사이드막 및 도전막을 패터닝하여 상기 활성 영역 및 채널 트렌치 영역을 가로지르는 게이트 패턴을 형성한다. 상기 채널 트렌치 상부 영역에서 상기 패터닝된 도전막 측벽을 등방성 식각 공정으로 일부 리세스시킨다.
상기 방법에 있어서, 상기 채널 트렌치 영역은 1400~1800Å 깊이와, 1000~1200Å 폭을 갖도록 형성할 수 있다.
상기 방법에 있어서, 상기 등방성 식각 공정은 상기 도전막 패턴 측벽을 100~300Å 식각할 수 있다.
상기 방법에 있어서, 상기 도전막은 폴리실리콘으로 형성할 수 있다. 상기 금속 실리사이드 패턴은 텅스텐 실리사이드로 형성할 수 있다.
상기 방법에 있어서, 상기 등방성 식각 공정은 HBr과 O2 혼합 가스로 실시할 수 있다. 상기 등방성 식각 공정은 40~80W의 바이어스 파워로 실시할 수 있다.
상기 방법에 있어서, 상기 게이트 측벽을 감싸는 절연막 스페이서를 더 형성할 수 있다. 상기 절연막 스페이서를 형성하는 것은 상기 측벽이 식각된 게이트 패턴이 형성된 반도체 기판 전면에 콘포말한 절연막을 형성하고, 상기 절연막을 이방성 식각하여 상기 게이트 패턴 측벽을 덮는 절연막 스페이서 형성하는 것을 포함할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명의 실시예에 따른 리세스된 게이트 전극을 갖는 모스 트랜지스터를 보여주는 평면도이다. 또한, 도 3a는 도 2의 절단선 Ⅰ-Ⅰ'에 따라 취해진 단면도이고, 도 3b는 도 2의 절단선 Ⅱ-Ⅱ'에 따라 취해진 단면도이다.
도2 도3a 및 도3b를 참조하면, 반도체 기판(200)에 활성 영역(A)이 배치된 다. 상기 활성 영역(A)은 소자 분리막(202)에 의해 한정되는 영역이다. 상기 활성 영역(A)의 소정 영역을 가로질러 채널 트렌치 영역(210)이 배치된다. 결과적으로, 상기 채널 트렌치(210)에 의해 상기 활성 영역(A)은 서로 이격된 두 개의 활성 영역들로 분리된다. 상기 채널 트렌치 영역(210)은 Ⅰ-Ⅰ' 방향으로 임의의 폭(W1)을 갖고, Ⅱ-Ⅱ' 방향으로 임의의 길이(L)을 갖도록 배치된다.
상기 채널 트렌치 영역(210) 측벽들 및 바닥을 덮는 게이트 절연막(212)이 배치된다. 상기 게이트 절연막(212)은 상기 채널 트렌치 영역(210) 양 옆에 서로 이격된 활성 영역(A) 상부면을 덮도록 연장될 수 있다.
상기 게이트 절연막(210)에 의해 둘러싸여진 상기 채널 트렌치 영역(210)을 채우는 게이트 패턴(220)이 배치된다. 상기 게이트 패턴(220)은 상기 활성 영역(A)을 가로질러 배치된다. 상기 게이트 패턴(220a)은 하부 도전막 패턴(214b), 상부 도전막 패턴(216a) 및 하드 마스크 패턴(218a)으로 이루어진다. 상기 게이트 패턴(220a)의 최상단 폭(W2)은 상기 채널 트렌치 폭(W1)과 동일하게 배치될 수 있다. 상기 하부 도전막 패턴(214b)은 상기 활성 영역(A) 상부 모서리와 인접한 영역, 즉 상기 채널 트렌치 영역(210) 상부 영역에서 그 양측벽이 일부 리세스된 형태로 배치된다. 이에 따라, 게이트 패턴의 하부 도전막 패턴(214b)은 상기 채널 트렌치 영역 상부 영역에서 상기 채널 트렌치 영역(210)의 폭(W1) 및 게이트 패턴(220a) 최상단부 폭(W2) 보다 작은 폭을 갖는다.
상기 게이트 패턴(220a) 측벽을 감싸는 절연막 스페이서(222)가 배치된다. 상기 절연막 스페이서(222)는 상기 채널 트렌치 영역(210) 상부 모서리 영역에서 상기 게이트 절연막(212) 및 상기 하부 도전막 패턴(214b) 사이로 연장된다. 이에 따라, 상기 절연막 스페이서(222)는 상기 게이트 절연막(212)을 덮는다. 결국, 상기 하부 도전막 패턴(214b)의 폭(W3)은 상기 활성 영역(A) 상부 모서리와 인접한 영역, 즉 상기 채널 트렌치 영역(210) 상부 영역에서 상기 채널 트렌치 폭 "W1" 및 상기 게이트 최상단부 폭 "W2" 보다 작은 폭을 갖는다. 결국, 상기 하부 도전막 패턴의 폭(W3)은 상기 "W2" 및 "W3" 보다 상기 게이트 절연막(212) 및 채널 트렌치 영역 상부 영역에 연장된 상기 절연막 스페이서(222) 두께의 합인 "W4" 의 2배 만큼 작은 폭으로 이루어진다. 결국, 상기 활성 영역 상부 모서리와 상기 게이트 패턴의 하부 도전막 패턴은 이격 거리를 갖게된다.
상기 게이트 패턴(220) 양측 하부의 활성 영역(A)에는 저농도 불순물 영역(222) 및 고농도 불순물 영역(226)을 갖는 한쌍의 소오스/드레인 영역(228)이 배치될 수 있다.
다음에, 본 발명의 실시예에 따른 리세스된 게이트 전극을 갖는 모스 트랜지스터 제조 방법을 설명하도록 한다.
도4a 내지 도9a는 본 발명의 실시예에 따른 모스 트랜지스터의 제조방법을 설명하기 위하여 도 2의 Ⅰ-Ⅰ'에 따라 취해진 단면도들이다.
도4b 내지 도9b는 본 발명의 실시예에 따른 모스 트랜지스터의 제조방법을 설명하기 위하여 도 2의 Ⅱ-Ⅱ'에 따라 취해진 단면도들이다.
도 2, 도4a 및 도4b를 참조하면, 반도체 기판(200)의 소정 부분에 소자 분리막(202)을 형성하여 활성 영역(A)을 한정한다. 상기 소자 분리막(202)은 통상의 STI(Shallow trench isolation) 방식으로 형성할 수 있다. 상기 한정된 활성 영역(A)을 갖는 반도체 기판(100) 상부에 상기 활성 영역(A)을 가로지르는 개구부를 갖도록 마스크 패턴(208)을 형성한다. 상기 마스크 패턴(208)은 상기 반도체 기판(200)과의 식각 선택비가 우수한 막을 포함하도록 한다. 상기 마스크 패턴(208)은 패드 산화막(204)과 패드 질화막(206)의 적층 구조로 형성할 수 있다. 상기 마스크 패턴(208) 간의 간격은 게이트 예정 폭과 거의 유사하게 형성한다. 상기 마스크 패턴(208)을 식각 마스크로 상기 활성 영역(A) 일부분을 선택적으로 식각하여 소정의 폭(W1)을 갖는 채널 트렌치 영역(210)을 형성한다. 상기 채널 트렌치 영역(210)은 채널 길이를 고려하여 형성하되, 깊이 1400~1800Å, 폭 1000~1200Å이 되도록 형성할 수 있다.
도 2, 도5a 및 도5b를 참조하면, 상기 채널 트렌치 영역(210) 식각 공정에 이용된 상기 마스크 패턴(208)을 식각 공정을 통해 제거한다. 이후, NH4OH, H2O2 및 H2O의 혼합액인 SC-1 세정 용액을 이용한 습식 세정 공정 또는 상기 반도체 기판(200)과 반응하는 화학제를 이용한 건식 세정 공정을 이용하여 상기 채널 트렌치 영역(200)의 하부 및 상부 모서리 부분을 둥글게 하는 공정을 더 실시할 수 있다. 상기 채널 트렌치 영역(210) 측벽들과 바닥 및 상기 활성 영역(A) 상부면을 덮는 게이트 절연막(212)을 콘포멀하게 형성할 수 있다. 상기 게이트 절연막(212)은 열산화 공정을 사용하여 형성할 수 있다. 상기 게이트 절연막(212)에 대한 패터닝을 실시하여 상기 채널 트렌치 영역(210) 바닥과 측벽들 및 상기 활성 영역(A) 일부만 상기 게이트 절연막이 연장되어 남도록 하고, 그 이외 영역은 활성 영역(A)이 노출되도록 한다.
도 2, 도6a 및 도 6b를 참조하면, 상기 게이트 절연막(212)을 갖는 반도체 기판(200) 전면에 하부 도전막(214)을 형성하여 상기 게이트 절연막(212)으로 둘러싸여진 상기 채널 트렌치 영역(210)을 채운다. 상기 하부 도전막(214)으로는 우수한 단차 도포성을 갖는 물질, 예를 들어 도우핑된 폴리실리콘막으로 형성할 수 있다. 상기 하부 도전막(214)은 800~1000Å 두께 형성할 수 있다. 상기 하부 도전막(214) 상부에 상부 도전막(216)을 형성한다. 상기 상부 도전막(216)은 1000~1200Å의 두께 형성할 수 있다. 상기 상부 도전막(216)은 금속 실리사이드막, 예를 들어 텅스텐 실리사이드막으로 형성할 수 있다. 상기 상부 도전막(216) 상부에 하드 마스크막(218)을 형성한다. 상기 하드 마스크막(218)은 실리콘 질화막일 수 있고, 1800~2000Å의 두께로 형성할 수 있다.
도 2, 도7a 및 도7b를 참조하면, 상기 하드 마스크막(218)을 사진 및 식각 공정을 사용하여 패터닝하여 하드 마스크 패턴(218a)를 형성한다. 상기 하드 마스크 패턴(218a)을 식각 마스크로 이용하여 상기 상부 도전막(216) 및 하부 도전막(214)을 순차로 식각하여 패터닝한다. 이로써, 하부 도전막 패턴(214a), 상부 도전막 패턴(216a) 및 하드 마스크 패턴(218)으로 이루어지는 게이트 패턴(220)을 형성할 수 있다. 상기 게이트 패턴(220)의 최상단부 폭(W2)은 상기 채널 트렌치 영역 폭(W1)과 동일하게 형성할 수 있다.
도 2, 도8a 및 도8b를 참조하면, 상기 하부 도전막 패턴(214a) 측벽을 선택 적으로 식각한다. 상기 선택적 식각 공정에 의해 상기 활성 영역(A) 상부 모서리와 인접한 하부 도전막 패턴(214b)의 폭이 감소하게된다. 이에 따라, 상기 채널 트렌치 영역(210) 상부 영역에서 하부 도전막 패턴(214b)의 폭(W3)은 상기 채널 트렌치 영역(210)의 폭(W1) 및 최종 게이트 패턴(220a) 최상단부 폭(W2) 보다 작아진다. 상기 선택적 식각 공정은 하부 도전막 패턴(214a)만을 선택적으로 제거하면서 등방성 식각 특성을 갖도록 실시하는 것이 바람직하다. 상기 선택적 식각 공정은 등방성 식각 특성을 갖는 가스를 이용한 식각, 예를 들어 케미컬 건식 식각(Chemical dry etching)으로 진행할 수 있다. 상기 등방석 식각은 HBr 및 O2 혼합 가스를 이용할 수 있다. 상기 등방성 식각 공정은 80W 이하, 예를 들어 40~80W의 바이어스 파워로 실시하는 것이 바람직하다. 이는 바이어스 파워가 너무 강하면 직진성이 강해져서 상기 게이트 패턴 측벽을 등방성 식각이 어렵기 때문이다. 상기 선택적 식각 공정은 상기 하부 도전막 패턴(214a) 측벽을 대략 100~300Å 식각하는 것이 바람직하다. 이는 과도 식각을 하면 상기 게이트 패턴(220)의 쓰러짐이 발생할 수 있기 때문이다. 또한, 상기 하부 도전막(214a)을 기준치 이하로 식각할 경우 채널 트렌치 영역 상단 측벽부에서의 전기장 집중 현상을 방지할 수 없기 때문이다.
도 2, 도9a 및 도9b를 참조하면, 상기 게이트 패턴(220a)을 이온 주입 마스크로 사용하여 상기 활성 영역(A)내에 저농도 불순물 이온을 주입하여 저농도 불순물 영역(222)을 형성할 수 있다. 상기 저농도 불순물 영역(222) 및 게이트 패턴(220a)이 배치된 반도체 기판(200) 상부에 절연막 스페이서로 이용할 절연막을 콘 포멀하게 형성할 수 있다. 상기 절연막을 이방성 식각 공정으로 패터닝하여 절연막 스페이서(224)를 형성한다. 상기 절연막 스페이서(224)은 상기 게이트 패턴(220a) 측벽을 감쌀 뿐만 아니라, 상기 채널 트렌치 영역(210) 상부 영역의 상기 하부 도전막 패턴(214b)이 제거된 영역을 채운다. 이에 따라, 상기 활성 영역(A) 상부 모서리와 하부 도전막 패턴(214b)은 게이트 절연막 두께 뿐만 아니라 채널 트렌치 영역(210) 상부 영역을 채운 절연막 스페이서(224) 두께 만큼 이격 거리를 갖는다. 이로 인해 활성 영역(A) 상부 모서리 영역의 전기장 집중이 완화된다.
상기 게이트 패턴(220a), 절연막 스페이서(224) 및 상기 소자 분리막(202)을 이온 주입 마스크로 사용하여 상기 활성 영역(A)내에 고농도 불순물 이온 주입을 실시하여 고농도 불순물 영역(226)을 형성한다. 이에 따라, 저농도 불순물 영역(222) 및 고농도 불순물 영역(224)을 갖는 소오스/드레인 영역(228)을 형성할 수 있다.
도 10은 도1의 구조를 갖는 모스 트랜지스터의 반도체 기판내 전기장 분포를 나타낸 시뮬레이션도로, 상기 도1의 구조를 갖는 모스 트랜지스터에 기판 바이어스 전압 -0.7V, 게이트 전압 3.7V , 드레인 전압 2V를 각각 인가하였을 때 반도체 기판 내의 전기장 분포를 나타내었다.
도 1 및 도10을 참조하면, 상기 활성 영역(A) 상부 모서리와 게이트 패턴(220a)은 게이트 절연막(212) 두께 만큼 이격 거리를 갖는다. 이로 인해, 활성 영역(A) 상부 모서리와 게이트 패턴(220a) 사이에 충분한 이격 거리가 확보되지 못하여 활성 영역 상부 모서리의 전기장 집중을 완화시킬 수 없게 된다. 결국, 상기 활 성 영역 상부 모서리 영역에서 전기장 집중에 의해 소자의 문턱 전압 특성이 저하되고 누설 전류가 증가하여 소자의 신뢰성이 저하될 수 있다.
도 11은 도2의 구조를 갖는 모스 트랜지스터의 반도체 기판내 전기장 분포를 나타낸 시뮬레이션도로, 상기 도 2의 구조를 갖는 모스 트랜지스터에 기판 바이어스 전압 -0.7V, 게이트 전압 3.7V , 드레인 전압 2V를 각각 인가하였을 때 반도체 기판 내의 전기장 분포를 나타내었다.
도2 및 도 11을 참조하면, 활성 영역(A) 상부 모서리와 인접한 채널 트렌치 영역 상부 모서리 영역에서 게이트 패턴(220a) 측벽 일부가 리세스된 구조를 갖는다. 그리고, 리세스된 부분에 절연막 스페이서(224)가 채워져 있다. 이로 인해 상기 채널 트렌치 영역(210) 상부 모서리 영역의 게이트 패턴(220a)과 활성 영역A(A) 상부 모서리는 절연막 스페이서(224) 두께와 게이트 절연막(210) 두께의 합 만큼 이격 거리를 갖는다. 이에 따라, 상기 게이트 패턴(220a)과 소정의 이격 거리를 갖는 상기 활성 영역(A) 상부 모서리 영역은 전기장 집중 현상이 완화된다. 결국, 소자의 문턱 전압 특성 및 누설 전류 특성 저하가 방지된다.
상기와 같이 이루어진 본 발명에 의하면, 활성 영역 상부 모서리와 맞닿는 채널 트렌치 영역 상부 영역에서 게이트 패턴 측벽을 등방성 식각 공정으로 리세스하고, 리세스된 부분을 절연막 스페이서로 채운다. 이에 따라 활성 영역 상부 모서리와 게이트 전극 패턴을 일정 거리 이상의 이격 거리를 갖게되어 전기장 집중이 완화된다. 결국, 소자의 누설 전류 및 문턱 전압 감소를 방지하여 소자의 신뢰성을 향상시킬 수 있다.
또한, 트렌치 폭을 증가에 따른 액티브 면적 감소 없이 채널 트렌치 상부의 전기장 집중 현상을 방지함으로써 소자의 전류 구동 능력 저하를 막을 수 있다.

Claims (22)

  1. 반도체 기판;
    상기 반도체기판의 소정영역에 형성되어 활성영역을 한정하는 소자분리막;
    상기 활성영역 내에 배치되고 상기 활성 영역을 가로지르는 채널 트렌치 영역;
    상기 채널 트렌치 영역의 측벽들 및 바닥을 덮는 게이트 절연막;
    상기 게이트 절연막에 의해 둘러싸여진 상기 채널 트렌치 영역 내부를 채우면서 상기 활성영역의 상부를 가로지르도록 배치되는 게이트 패턴을 포함하되,
    상기 게이트 패턴은 상기 채널 트렌치 영역 상부 모서리 영역에서 그 측벽 일부가 리세스 되어 채널 트렌치 폭 및 상기 게이트 패턴 최상단 폭 보다 작은 폭을 갖도록 배치된 리세스된 게이트 전극을 갖는 모스 트랜지스터.
  2. 제 1항에 있어서,
    상기 채널 트렌치 영역은 상기 게이트 패턴 최상단부 폭과 동일 폭을 갖는 것을 특징으로 하는 리세스된 게이트 전극을 갖는 모스 트랜지스터.
  3. 제 1항에 있어서,
    상기 게이트 패턴 측벽을 감싸는 절연막 스페이서를 더 포함하는 것을 특징으로 하는 리세스된 게이트 전극을 갖는 모스 트랜지스터.
  4. 제 3항에 있어서,
    상기 절연막 스페이서는 상기 채널 트렌치 상부 영역에서 상기 게이트 패턴 측벽이 리세스된 부분을 채우도록 배치되는 것을 특징으로 하는 리세스된 게이트 전극을 갖는 모스 트랜지스터.
  5. 제 3항에 있어서,
    상기 절연막 스페이서는 실리콘 산화막 또는 실리콘 질화막인 것을 특징으로 하는 리세스된 게이트 전극을 갖는 모스 트랜지스터.
  6. 제 1항에 있어서,
    상기 도전막 패턴은 폴리실리콘으로 이루어진 것을 특징으로 하는 리세스된 게이트 전극을 갖는 모스 트랜지스터.
  7. 제 6항에 있어서,
    상기 금속 실리사이드 패턴은 텅스텐 실리사이로 이루어진 것을 특징으로 하는 리세스된 게이트 전극을 갖는 모스 트랜지스터.
  8. 제 1항에 있어서,
    상기 채널 트렌치 영역의 폭은 1000~1200Å인 것을 특징으로 하는 리세스된 게이트 전극을 갖는 모스 트랜지스터.
  9. 제 1항에 있어서,
    상기 채널 트렌치 영역의 깊이는 1400~1800Å인 것을 특징으로 하는 리세스된 게이트 전극을 갖는 모스 트랜지스터.
  10. 제 1항에 있어서,
    상기 게이트 패턴은 상기 채널 트렌치 영역 상부 모서리 영역에서 상기 채널 트렌치 영역 폭 및 게이트 패턴 최상단 폭보다 100~300Å 더 작은 폭으로 배치된 것을 특징으로 하는 리세스된 게이트 전극을 갖는 모스 트랜지스터.
  11. 제 1항에 있어서,
    상기 채널 트렌치 영역 양측 활성 영역에 배치되는 소오스/드레인 영역을 더 포함하는 것을 특징으로 하는 리세스된 게이트 전극을 갖는 모스 트랜지스터.
  12. 반도체 기판 내에 소자 분리막을 형성하여 활성 영역을 한정하고,
    상기 활성 영역 내에 상기 활성 영역을 가로지르도록 채널 트렌치 영역을 형성하고,
    상기 채널 트렌치 영역의 측벽들 및 바닥을 덮는 게이트 절연막을 형성하고,
    상기 게이트 절연막에 의해 둘러싸여진 채널 트렌치 영역을 채우는 도전막을 형성하고,
    상기 도전막 상에 금속 실리사이드막을 형성하고,
    상기 금속 실리사이드막 및 도전막을 패터닝하여 상기 활성 영역 및 채널 트렌치 영역을 가로지르는 게이트 패턴을 형성하고,
    상기 채널 트렌치 영역 상부 영역에서 상기 패터닝된 도전막 측벽을 등방성 식각 공정으로 일부 리세스시키는 리세스된 게이트 전극을 갖는 모스 트랜지스터 제조 방법.
  13. 제 12항에 있어서,
    상기 채널 트렌치 영역은 1400~1800Å 깊이로 형성하는 리세스된 게이트 전극을 갖는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  14. 제 12항에 있어서,
    상기 채널 트렌치 영역은 1000~1200Å 폭을 갖도록 형성하는 것을 특징으로 하는 리세스된 게이트 전극을 갖는 모스 트랜지스터의 제조 방법.
  15. 제 12항에 있어서,
    상기 등방성 식각 공정은 상기 도전막 패턴 측벽을 100~300Å 식각하는 것을 특징으로 하는 리세스된 게이트 전극을 갖는 모스 트랜지스터 제조 방법.
  16. 제 12항에 있어서,
    상기 도전막은 폴리실리콘으로 형성하는 것을 특징으로 하는 리세스된 게이트 전극을 갖는 모스 트랜지스터 제조 방법.
  17. 제 12항에 있어서,
    상기 금속 실리사이드 패턴은 텅스텐 실리사이드로 형성하는 것을 특징으로 하는 리세스된 게이트 전극을 갖는 모스 트랜지스터 제조 방법.
  18. 제 12항에 있어서,
    상기 등방성 식각 공정은 HBr과 O2 혼합 가스로 실시하는 것을 특징으로 하는 리세스된 게이트 전극을 갖는 모스 트랜지스터의 제조 방법.
  19. 제 12항에 있어서,
    상기 등방성 식각 공정은 40~80W의 바이어스 파워로 실시하는 것을 특징으로 하는 리세스된 게이트 전극을 갖는 모스 트랜지스터의 제조 방법.
  20. 제 12항에 있어서,
    상기 게이트 측벽을 감싸고 상기 도전막이 식각된 부위를 채우는 절연막 스페이서를 더 형성하는 것을 특징으로 하는 리세스된 게이트 전극을 갖는 모스 트랜 지스터 제조 방법.
  21. 제 20항에 있어서,
    상기 절연막 스페이서를 형성하는 것은
    상기 측벽이 식각된 게이트 패턴이 형성된 반도체 기판 전면에 콘포말한 절연막을 형성하고,
    상기 절연막을 이방성 식각하여 상기 게이트 패턴 측벽을 덮는 절연막 스페이서 형성하는 것을 특징으로 하는 리세스된 게이트 전극을 갖는 모스 트랜지스터의 제조 방법.
  22. 제 12항에 있어서,
    상기 게이트 패턴을 갖는 상기 반도체 기판 내에 불순물 이온들을 주입하여 상기 게이트 패턴 양옆의 활성영역 내에 소오스/드레인 영역을 형성하는 것을 더 포함하는 것을 특징으로 하는 리세스된 게이트 전극을 갖는 모스 트랜지스터의 제조방법.
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