TWI420578B - 低閘極阻抗之溝槽式功率半導體結構及其製造方法 - Google Patents

Description

低閘極阻抗之溝槽式功率半導體結構及其製造方法

本發明係關於一種溝槽式功率半導體結構及其製作方法，特別是關於一種低閘極阻抗之溝槽式半導體結構及其製作方法。

當溝槽式功率半導體結構為了增加元件密度而縮小溝槽寬度或縮短溝槽深度時，於溝槽內的閘極多晶矽結構因截面積變小而阻值變大，使得閘極阻抗變大而影響到功率半導體元件之開關速度，進而造成切換損失(switching loss)增加。

第1A與1B圖顯示一典型溝槽式功率半導體之閘極結構的製作流程。如第1A圖所示，首先，於一矽基材110上製作閘極溝槽130。隨後，沿著閘極溝槽130之內側表面形成一閘極氧化層140。接下來，如第1B圖所示，沉積多晶矽材料於矽基材110之表面，並以回蝕(etching back)之方式去除多餘的多晶矽材料，以形成一閘極多晶矽結構150於此閘極溝槽130內。此閘極多晶矽結構150之上緣係位於閘極溝槽130內，並與矽基材之上表面保持一定之距離。隨後，形成一介電結構160於閘極多晶矽結構150上方，以隔離閘極多晶矽結構150與後續製作之源極金屬層(未圖示)。

此製作方法所形成之閘極多晶矽結構150的截面積大小受限於閘極溝槽130的寬度與深度，而會導致閘極阻抗過大，影響功率半導體元件之開關速度。為了解決此問題，一典型的製作方法是讓位於溝槽內的閘極多晶矽結構150突出於矽基材的表面，以提升其截面積大小。

第2A至2D圖顯示一典型低閘極阻抗之溝槽式功率半導體之閘極結構的製作流程。此製作流程係利用硬質罩幕層(hard mask)224取代傳統之光阻層(photoresist layer)來定義閘極溝槽。由於硬質罩幕層224的厚度遠小於光阻層的厚度(約0.5～1微米)，因此，利用硬質罩幕層224來定義閘極溝槽，可避免蝕刻圖形之高寬比(aspect ratio)過大而導致蝕刻難度增加的問題。

如第2A圖所示，首先，在矽基材210上形成一硬質罩幕層224。此硬質罩幕層224可以是一氧化矽層或是一氮化矽層。在硬質罩幕層224中具有開口226以定義閘極溝槽。這些開口226可利用光阻層(未圖示)加以定義，並以選擇性蝕刻的方式形成。

接下來，如第2B圖所示，以蝕刻方式形成閘極溝槽230於矽基材210中。圖中之虛線即顯示蝕刻步驟前，形成於矽基材210上之硬質罩幕層224。一般而言，此蝕刻步驟所採用的是非等向性蝕刻技術。受限於非等向姓蝕刻技術的蝕刻選擇性，部份之硬質罩幕層材料也會在此蝕刻步驟中被去除。其次，雖然所採取的是非等向性蝕刻技術，仍然難以避免側向蝕刻的產生。因此，經過此蝕刻步驟後，不僅硬質罩幕層224的厚度會減少，開口226的寬度也會因為側向蝕刻的存在而擴大。然後，沿著閘極溝槽230之內側表面形成一閘極氧化層240。隨後，如第2C圖所示，填入多晶矽材料於閘極溝槽230與硬質罩幕層224之開口226中，並以回蝕(etching back)之方式去除多餘的多晶矽材料，以形成一閘極多晶矽結構250。此閘極多晶矽結構250之上緣係突出矽基材210之上表面。然後，如第2D圖所示，去除覆蓋於矽基材上表面之硬質罩幕層224，使矽基材210裸露於外，以便進行後續之離子植入製程。

如前述，經過第2B圖之蝕刻步驟後，硬質罩幕層224之開口226寬度明顯大於閘極溝槽230之開口。因此，突出於矽基材之閘極多晶矽結構250之寬度大於位於閘極溝槽230內之閘極多晶矽結構250之寬度，而在矽基材210的上表面產生遮蔽效果(shadowing effect)，影響後續之離子植入製程。

基於此，如何提高閘極多晶矽結構的截面積，同時避免閘極多晶矽結構突出矽基材所產生之遮蔽效果影響後續製程，為本技術領域亟欲解決的課題。

本發明之主要目的是提供一種低閘極阻抗之溝槽式功率半導體結構及其製造方法，所形成之閘極多晶矽結構突出於矽基材表面，但不會對於周圍的矽基材產生遮蔽效果。

為達成上述目的，本發明提供一種低閘極阻抗之溝槽式功率半導體結構的製造方法，包括下列步驟：(a)提供一矽基材；(b)形成一圖案層於矽基材之一上表面，此圖案層具有一開口以定義一閘極溝槽；(c)透過圖案層蝕刻矽基材以形成閘極溝槽；(d)形成一閘極介電層至少覆蓋閘極溝槽之內側表面；(e)形成一第一多晶矽結構於閘極溝槽內；(f)沿著圖案層之開口的側壁形成一間隔層結構(spacer)；(g)形成一第二多晶矽結構於間隔層結構所定義出之空間內，此第二多晶矽結構係覆蓋於第一多晶矽結構上；以及(h)去除間隔層結構與圖案層。

本發明並提供一種低閘極阻抗之溝槽式功率半導體結構的製造方法，包括下列步驟：(a)提供一矽基材；(b)形成一閘極溝槽於矽基材內；(c)形成一氧化層覆蓋矽基材之裸露表面；(d)形成一多晶矽結構於閘極溝槽內；(e)形成一保護層結構於閘極溝槽內，並且覆蓋多晶矽結構之裸露表面；(e)利用濕氧化之方式，使位於矽基材之上表面之氧化層成長並延伸至多晶矽結構；以及(f)去除裸露於外之氧化層。

依據前述製造方法，本發明並提供一種低閘極阻抗之溝槽式功率半導體結構。此低閘極阻抗之溝槽式功率半導體結構包括一矽基材、一閘極溝槽、一閘極氧化層與一閘極多晶矽結構。其中，閘極溝槽係位於矽基材內，並且延伸至矽基材之一上表面。閘極氧化層係位於閘極溝槽之內側表面。閘極多晶矽結構係位於閘極溝槽內，並且具有一突出部，向上伸出矽基材之上表面。此突出部之側面並具有一凹陷，使鄰接於閘極溝槽處之矽基材的上表面裸露於外。

關於本發明之優點與精神可以藉由以下的發明詳述及所附圖式得到進一步的瞭解。

第3A至3C圖顯示本發明所提供之一種低閘極阻抗之溝槽式功率半導體結構的製造方法之一第一實施例。如第3A圖所示，首先，提供一矽基材310。隨後，形成一圖案層324，例如一硬質罩幕層(hard mask)，於矽基材310之一上表面。圖案層324中具有一開口326以定義一閘極溝槽330。

接下來，透過圖案層324蝕刻矽基材310以形成閘極溝槽330。圖中之虛線即顯示蝕刻步驟前，形成於矽基材310上之圖案層324。值得注意的是，在此蝕刻步驟中，圖案層324之開口326的寬度會因為側向蝕刻的存在而擴大。然後，形成一閘極介電層340至少覆蓋閘極溝槽330之內側表面。隨後，如第3B圖所示，形成一第一多晶矽結構352於閘極溝槽330內。就一較佳實施例而言，可先形成一多晶矽層於圖案層324與矽基材310上，並填滿閘極溝槽330與圖案層324之開口326。然後再以回蝕(etch back)的方式，去除多晶矽層之多餘部份，以形成此第一多晶矽結構352。值得注意的是，此第一多晶矽結構352係完全位於閘極溝槽330內。亦即，第一多晶矽結構352之上緣係位於矽基材310之上表面的下方。

隨後，如第3B圖所示，沿著圖案層324之開口326的側壁形成一間隔層結構(spacer)328。此間隔層結構328至少覆蓋部份之第一多晶矽結構352之一上表面。就一較佳實施例而言，可先沿著圖案層324之開口326的側壁與第一多晶矽結構352之上緣，形成一介電層。然後再以非等向性蝕刻之方式去除此介電層之多餘部分，以形成間隔層結構328於開口326之側壁，並使第一多晶矽結構352之上緣裸露於外。接下來，形成一第二多晶矽結構354於間隔層結構328所定義出之空間內，並覆蓋第一多晶矽結構352之裸露表面。最後，如第3C圖所示，去除間隔層結構328與圖案層324，使矽基材310之上表面裸露於外。

值得注意的是，經過前述製作流程所形成之閘極多晶矽結構具有一突出部(即第二多晶矽結構354)由閘極溝槽330向上伸出矽基材310之上表面。此突出部354之側面具有一凹陷351，對應於第3B圖之步驟中所形成之間隔層結構328。凹陷351之深度係由突出部354之底部向上逐漸遞減，並且，凹陷351之上緣係延伸至突出部354之上表面。此凹陷351之存在，可使鄰接於閘極溝槽330處之矽基材310的上表面裸露於外。藉此，即可避免如第2D圖所示之傳統製作方法所形成之閘極多晶矽結構250所產生之遮蔽效果。

第4A至4C圖顯示本發明所提供之一種低閘極阻抗之溝槽式功率半導體結構的製造方法之一第二實施例。如第4A圖所示，首先，提供一矽基材410。然後，形成一閘極溝槽430於矽基材410內。接下來，形成一氧化層440a,440b覆蓋矽基材410之裸露表面。然後，形成一多晶矽結構450於閘極溝槽430內。就一較佳實施例而言，可先形成一多晶矽層於矽基材410上，並填滿閘極溝槽430。然後再以回蝕的方式，去除多晶矽層之多餘部份，以形成此多晶矽結構450。值得注意的是，本實施例之多晶矽結構450係完全位於閘極溝槽430內，並且，此多晶矽結構450之上緣與矽基材410之上表面留有一預設距離。

接下來，如第4A圖所示，形成一保護層結構460於閘極溝槽430內，並且覆蓋多晶矽結構450之裸露表面。此保護層結構460係用以阻隔氧原子擴散進入多晶矽結構450內，以達到選擇性氧化矽基材410的目的。舉例來說，此保護層結構460可以利用氮化矽製作。又，就一較佳實施例而言，可先形成一保護層於矽基材410上，並填滿閘極溝槽430。然後再以回蝕(etch back)的方式去除保護層之多餘部份，以形成此保護層結構460。

隨後，利用濕氧化之方式，使位於矽基材410之上表面之氧化層440b成長，以形成如第4B圖所示之氧化層440c。由於位於閘極溝槽430內的氧化層440a係大致被多晶矽結構450與保護層結構460所遮蔽，因此，只有位於矽基材410表面的氧化層440b裸露於外，而會在此濕氧化步驟中快速成長。

值得注意的是，除了氧化層440b的厚度會在此濕氧化步驟中快速增加，部份之氧原子也可能橫向擴散至保護層結構460下方，使氧化層440c延伸至位於保護層結構460下方之多晶矽結構450內。為確保氧化層440c可延伸至保護層結構460下方之多晶矽結構內，氧化層440c之下緣至少需延伸至保護層結構460下方。最後，如第4C圖所示，去除裸露於外之氧化層440c，以曝露矽基材410之上表面。

值得注意的是，在第4A圖所示之步驟中，雖然多晶矽結構450是完全位於閘極溝槽430內。但是，如第4B圖所示，經過後續之氧化層成長步驟，矽基材410之上表面可以下降至多晶矽結構450之上緣的下方。也因此，經過前述製作流程所形成之閘極多晶矽結構450亦具有一突出部向上伸出矽基材410之上表面。此突出部之最大寬度係大致小於閘極溝槽430之寬度。在突出部之側面具有一凹陷451，對應於第4B圖之濕氧化步驟所形成之氧化層440c。此凹陷451之下緣係鄰接於矽基材410之上表面，而使鄰接於閘極溝槽430之矽基材410的上表面裸露於外。藉此，即可避免如第2D圖所示之傳統製作方法所形成之閘極多晶矽結構250所產生之遮蔽效果。

第5A至5E圖顯示本發明所提供之一種低閘極阻抗之溝槽式功率半導體結構的製造方法之一第三實施例。如第5A圖所示，首先，提供一矽基材510。然後，形成一閘極溝槽530於矽基材510內。接下來，形成一氧化層540a,540b覆蓋矽基材510之裸露表面。然後，形成一多晶矽結構550於閘極溝槽530內。此多晶矽結構550之上緣與矽基材510之上表面留有一預設距離。

隨後，不同於本發明之第二實施例，本實施例沿著閘極溝槽530之側壁與多晶矽結構550之表面，先形成一第一保護層562。此第一保護層562之厚度小於前述預設距離，並且小於閘極溝槽530之寬度的一半。因此，在第一保護層562對應於閘極溝槽530處會形成一凹槽564。然後，如第5B圖所示，形成一第二保護層566與第一保護層562上。此第二保護層566係填滿閘極溝槽530。一般而言，此第二保護層566之厚度需大於第一保護層562之厚度。

接下來，如第5C圖所示，去除閘極溝槽530外之第一保護層562與第二保護層566，以裸露氧化層540b。就一較佳實施例而言，可選用氮化矽作為第一保護層562之材料，氧化矽作為第二保護層566之材料。先利用回蝕之方式，並以第一保護層562為蝕刻終止層，去除多餘之第二保護層556，而形成一第二保護層結構567位於凹槽564內。然後再去除裸露於外之第一保護層551，而留下被第二保護層結構567所覆蓋之第一保護層結構565。

如第5C圖所示，經過前述蝕刻步驟後，位於矽基材510表面的氧化層540b係裸露於外。接下來，如第5D與5E圖所示，如同本發明之製作方法之第二實施例，以濕氧化之方式使氧化層540b成長，然後再剝除裸露於外之氧化層540c，以曝露矽基材510之上表面。

如同於本發明之第二實施例，雖然在第5A圖之步驟中，多晶矽結構550是完全位於閘極溝槽530內。但是，經過後續之氧化層成長步驟，矽基材510之上表面可以下降至多晶矽結構550之上緣的下方。因此，如第5E圖所示，所形成之閘極多晶矽結構550亦具有一突出部向上伸出矽基材510之上表面。此突出部之側面具有一凹陷551，對應於第5D圖之濕氧化步驟所形成之氧化層540c，而使鄰接於閘極溝槽530之矽基材510的上表面裸露於外。藉此，即可避免如第2D圖所示之傳統製作方法所形成之閘極多晶矽結構250所產生之遮蔽效果。

惟以上所述者，僅為本發明之較佳實施例而已，當不能以此限定本發明實施之範圍，即大凡依本發明申請專利範圍及發明說明內容所作之簡單的等效變化與修飾，皆仍屬本發明專利涵蓋之範圍內。另外本發明的任一實施例或申請專利範圍不須達成本發明所揭露之全部目的或優點或特點。此外，摘要部分和標題僅是用來輔助專利文件搜尋之用，並非用來限制本發明之權利範圍。

110,210．．．矽基材

130,230．．．閘極溝槽

140,240．．．閘極氧化層

150,250．．．閘極多晶矽結構

160．．．介電結構

224．．．硬質罩幕層

226．．．開口

310,410,510．．．矽基材

324‧‧‧圖案層

326‧‧‧開口

330,430,530‧‧‧閘極溝槽

328‧‧‧間隔層結構

340‧‧‧閘極介電層

352‧‧‧第一多晶矽結構

354‧‧‧第二多晶矽結構

440a,440b,440c,540a,540b,540c‧‧‧氧化層

450,550‧‧‧多晶矽結構

351,451,551‧‧‧凹陷

460‧‧‧保護層結構

562‧‧‧第一保護層

564‧‧‧凹槽

566‧‧‧第二保護層

567‧‧‧第二保護層結構

565‧‧‧第一保護層結構

第1A與1B圖顯示一傳統溝槽式功率半導體結構之製造方法。

第2A至2D圖顯示一傳統低閘極阻抗之溝槽式功率半導體結構之製造方法。

第3A至3C圖顯示本發明低閘極阻抗之溝槽式功率半導體結構之製造方法之第一實施例。

第4A至4C圖顯示本發明低閘極阻抗之溝槽式功率半導體結構之製造方法之第二實施例。

第5A至5E圖顯示本發明低閘極阻抗之溝槽式功率半導體結構之製造方法之第三實施例。

310．．．矽基材

340．．．閘極介電層

352．．．第一多晶矽結構

354．．．第二多晶矽結構

351．．．凹陷

Claims (10)

1. 一種低閘極阻抗之溝槽式功率半導體結構的製造方法，包括下列步驟：提供一矽基材；形成一圖案層於該矽基材之一上表面，該圖案層具有一開口以定義一閘極溝槽；透過該圖案層蝕刻該矽基材以形成該閘極溝槽，該開口之寬度因為側向蝕刻而擴大；形成一閘極介電層至少覆蓋該閘極溝槽之內側表面；形成一第一多晶矽結構於該閘極溝槽內；沿著該開口之側壁形成一間隔層結構(spacer)；形成一第二多晶矽結構於該間隔層結構所定義出之空間內，該第二多晶矽結構係連接該第一多晶矽結構；以及去除該間隔層結構與該圖案層。
2. 如申請專利範圍第1項之低閘極阻抗之溝槽式功率半導體結構的製造方法，其中，該間隔層結構至少覆蓋部份該第一多晶矽結構之一上表面。
3. 一種低閘極阻抗之溝槽式功率半導體結構的製造方法，包括下列步驟：提供一矽基材；形成一閘極溝槽於該矽基材內；形成一氧化層覆蓋該矽基材之裸露表面；形成一多晶矽結構於該閘極溝槽內；形成一保護層結構於該閘極溝槽內，並且覆蓋該多晶矽結構之裸露表面；利用濕氧化之方式，使位於該矽基材之上表面之該氧化層成長並延伸至該保護層結構下方之該多晶矽結構；以及去除裸露於外之該氧化層。
4. 如申請專利範圍第3項之低閘極阻抗之溝槽式功率半導體結構的製造方法，其中，該保護層結構係由氮化矽所構成。
5. 如申請專利範圍第3項之低閘極阻抗之溝槽式功率半導體結構的製造方法，其中，形成該保護層結構之步驟包括：沿著該矽基材與該多晶矽結構之表面起伏，形成一第一保護層；形成一第二保護層於該第一保護層上，該第二保護層係填滿該閘極溝槽；去除該閘極溝槽外之該第一保護層與該第二保護層，以裸露該氧化層。
6. 如申請專利範圍第5項之低閘極阻抗之溝槽式功率半導體結構的製造方法，其中，該第一保護層係由氮化矽所構成，該第二保護層係由氧化矽所構成。
7. 一種低閘極阻抗之溝槽式功率半導體結構，包括：一矽基材；一閘極溝槽，位於該矽基材內，並且延伸至該矽基材之一上表面；一閘極氧化層，位於該閘極溝槽之內側表面；以及一閘極多晶矽結構，位於該閘極溝槽內，並填滿該閘極溝槽，該閘極多晶矽結構具有一突出部以及一多晶矽結構，該突出部向上伸出該矽基材之該上表面，該突出部之側面具有一凹陷，使鄰接於閘極溝槽之該矽基材的上表面裸露於外，其中該突出部的最大寬度會小於該多晶矽結構的最小寬度。
8. 如申請專利範圍第7項之一低閘極阻抗之溝槽式功率半導體結構，其中，該凹陷之下緣係鄰接於該矽基材之該上表面。
9. 如申請專利範圍第7項之一低閘極阻抗之溝槽式功率半導體結構，其中，該凹陷之上緣係鄰接於該閘極多晶矽結構之一上表面。
10. 如申請專利範圍第7項之一低閘極阻抗之溝槽式功率半導體結構，其中，該凹陷之深度係由該突出部之底部向上逐漸遞減。