TWI452633B - 溝槽式功率半導體結構之製造方法 - Google Patents

Description

溝槽式功率半導體結構之製造方法

本發明係關於一種功率半導體結構之製造方法，特別是關於一種溝槽式功率半導體結構之製造方法。

在半導體元件的應用領域中，隨著電路應用的高頻化，更注重的是切換速度的改善，藉此，可以降低切換損失，進一步的提升效率。為了有效降低切換損失，習知方法之一，即於溝槽式半導體元件之閘極溝槽底部形成厚氧化層(bottom oxide)，獲得較低之閘極-汲極電容(Cgd)，以降低閘極電荷。但傳統的製作方法不是製程複雜，就是閘極溝槽底部之厚氧化層的厚度不易控制。

第1A圖至1B圖為傳統之溝槽式半導體結構之製作方法。首先，如第1A圖中所示，於一N型重摻雜之基板100上成長一N型輕摻雜之磊晶層110，接下來，形成複數個閘極溝槽120於磊晶層110內。然後，沉積氧化層於閘極溝槽120與磊晶層110之表面，並以回蝕(etch back)的方式，將位於閘極溝槽120內的部分氧化層與磊晶層110表面的氧化層移除，以形成一底部氧化層130於閘極溝槽120的底部。

接下來，如第1B圖中所示，形成一閘極氧化層140於閘極溝槽120的內側表面與磊晶層表面110。接著，形成一多晶矽閘極150於閘極溝槽120內。然後，形成一P型之本體區160於磊晶層110內，隨即，形成一N型重摻雜之源極區170於磊晶層110之上部份。

上述傳統之溝槽式半導體結構之製作方法，於製作底部氧化層130之步驟中，必須施以氧化層回蝕的步驟，將多餘之氧化層移除，以獲得欲留下之厚度的氧化層。於此蝕刻步驟中，因為蝕刻速度不易控制，所以常會有過度蝕刻或蝕刻不足的現象，導致底部氧化層130的厚度不易控制的問題，且於蝕刻步驟中，亦會造成氧化層的破壞與蝕刻厚度不均勻的問題，以上問題，均會造成非預期的閘極-汲極電容值產生，例如厚度太薄會造成電容值無法降低，導致無法達到預期降低切換損失的功效。而厚度太厚，則會造成導通阻值上升，甚至通道無法導通而失效。

有鑑於此，本發明之主要目的是提出一種溝槽式功率半導體結構之製造方法，其製程簡單，並且可以準確地控制閘極溝槽底部的氧化層厚度，避免於製作氧化層的蝕刻步驟中，所造成過度蝕刻或蝕刻不足、氧化層被破壞或氧化層厚度不均勻的種種問題，如此，可以製作出預期的閘極-汲極電容值，並降低閘極電荷，以達到降低切換損失的功效。

為達成上述目的，本發明提供一種溝槽式功率半導體結構之製造方法。首先，提供一基板，隨後，形成一第一磊晶層於基板上。接下來，形成一介電層於第一磊晶層上。隨後，形成一遮蔽層於介電層上，接下來，移除部分該遮蔽層與該介電層，以形成一遮蔽結構與一介電結構於第一磊晶層上，並且，遮蔽結構堆疊於介電結構上。接下來，以選擇性磊晶成長技術，形成一第二磊晶層覆蓋於裸露之第一磊晶層上，並且環繞介電結構與遮蔽結構。接下來，移除遮蔽結構，以形成一溝槽於該介電結構上方。最後，形成一閘極氧化層於該溝槽之內側表面，以及形成一導電結構於溝槽內。上述之第二磊晶層內，具有一本體區與一源極區。

依據本發明之其中一實施例之溝槽式功率半導體結構之製造方法，前揭遮蔽層與介電層係為不同之材料。

依據本發明之其中一實施例之溝槽式功率半導體結構之製造方法，前揭移除部分該遮蔽層與該介電層之步驟，係以同一道光罩完成，且該遮蔽結構與該介電結構之寬度大致相同。

依據本發明之其中一實施例之溝槽式功率半導體結構之製造方法，前揭移除部分該遮蔽層與該介電層之步驟，係以蝕刻方式先移除部分該遮蔽層，以形成該遮蔽結構，再以該遮蔽結構為蝕刻遮罩，蝕刻部分該介電層，以形成該介電結構。

依據本發明之其中一實施例之溝槽式功率半導體結構之製造方法，前揭移除該遮蔽結構之步驟，係以選擇性蝕刻方式移除該遮蔽結構。

依據本發明之其中一實施例之溝槽式功率半導體結構之製造方法，前揭遮蔽層包括一蝕刻終止層與一覆蓋層。

依據本發明之其中一實施例之溝槽式功率半導體結構之製造方法，前揭覆蓋層與該介電層係為氧化物，該蝕刻終止層係為氮化矽。

依據本發明之其中一實施例之溝槽式功率半導體結構之製造方法，前揭本體區與源極區之形成步驟，係於閘極氧化層之形成步驟後。

依據本發明之其中一實施例之溝槽式功率半導體結構之製造方法，前揭本體區或源極區係以離子植入的方式形成於第二磊晶層內。

依據本發明之其中一實施例之溝槽式功率半導體結構之製造方法，前揭本體區或源極區係以磊晶成長的方式形成於第二磊晶層內。

以上的概述與接下來的詳細說明皆為示範性質，是為了進一步說明本發明的申請專利範圍。而有關本發明的其他目的與優點，將在後續的說明與圖示加以闡述。

本發明溝槽式功率半導體結構之製造方法的主要技術特徵係透過先形成一預定厚度之介電層於第一磊晶層上，因為介電層成長速度容易於掌控，因此，介電層的厚度可以準確的形成於第一磊晶層上，當獲得預定厚度之介電層後，再形成一遮蔽層於介電層上。因此，於本發明中，能避免蝕刻介電層的步驟，係可獲得準確與均勻的介電層厚度於閘極溝槽的底部，並避免蝕刻步驟造成的介電層破壞。

第2A至2E圖顯示本發明溝槽式功率半導體結構之製造方法之第一較佳實施例。首先，如第2A圖所示，提供一N型重摻雜之基板200，並於基板200上形成一N型輕摻雜之第一磊晶層210。本實施例以N型摻雜為例，但本發明並不限於此，P型摻雜亦可為本發明之實施方式。接下來，利用沉積方式，形成一介電層230於第一磊晶層210上，然後，形成一遮蔽層280於介電層230上。上述介電層230之形成方式，亦可利用氣體與第一磊晶層210反應，以形成介電層230於第一磊晶層210上。前述之遮蔽層280，係與介電層230不同的物質，例如，當介電層230為氧化矽時，遮蔽層280可選擇氮化矽。如此，於後續形成溝槽於介電結構(氧化矽)上方之步驟時，可利用選擇性蝕刻的方式，僅把介電結構上方的遮蔽結構(氮化矽)移除，以保持介電結構的厚度。

接下來，如第2B圖所示，形成光阻層於蝕刻遮蔽層280上，並定義出後續步驟中，溝槽的寬度與位置所需要之圖案層後，利用圖案層當蝕刻遮罩，蝕刻遮蔽層280與介電層230，以形成一遮蔽結構280’與一介電結構230’於第一磊晶層210上，且遮蔽結構280’堆疊於介電結構230’上。所述遮蔽結構280’之寬度與所述介電結構230’之寬度大致相同，但本實施例並不以此為限。

隨後，如第2C圖所示，以選擇性磊晶成長技術，形成一第二磊晶層290於第一磊晶層210上，且第二磊晶層290僅成長覆蓋於裸露之第一磊晶層210，並環繞著介電結構230’與遮蔽結構280’。其中，第二磊晶層290的厚度必須大於介電結構230’的厚度，以利於後續製程中，形成溝槽於介電結構230’上。於此實施例中，第二磊晶層290與第一磊晶層210係為同一物質，且擁有同一導電型之摻雜物。但本發明不限於此，第二磊晶層290亦可為與第一磊晶層210不同物質，或為不同導電型之摻雜物。

接下來，如第2D圖所示，移除遮蔽結構280’，以形成一溝槽220於介電結構230’上方。因為遮蔽結構280’與介電結構230’係為不同的物質，因此可以利用選擇性蝕刻的方式，僅將遮蔽結構280’移除，如此，以維持介電結構230’預定的厚度，亦不會對介電結構230’造成破壞。接下來，形成一閘極氧化層232於溝槽220之內側表面與第二磊晶層290裸露之上表面。接著，形成一導電結構250於溝槽220內。隨後，如第2E圖所示，以離子植入的方式形成一本體區260於第二磊晶層290內，然後，以離子植入的方式形成一源極區270於本體區260的上部份。

第3A至3C圖係本發明溝槽式功率半導體結構之製造方法之第二較佳實施例。不同於前揭本發明之第一較佳實施例，係於介電層230上僅形成層遮蔽層280，以形成雙層的堆疊結構(遮蔽結構280’與介電結構230’)於第一磊晶層210上。本實施例可形成多層堆疊結構於第一磊晶層上，如第3A圖所示，於一N型重摻雜之基板300上，先形成一N型輕摻雜之第一磊晶層310，接下來，形成一介電層330於第一磊晶層310上，隨後，形成一蝕刻終止層381於介電層330上，然後形成一覆蓋層331於蝕刻終止層381上，蝕刻終止層381與覆蓋層331係可作為第一較佳實施例中的遮蔽層280。

前揭介電層330與覆蓋層331係為氧化物，蝕刻終止層381係為氮化矽，如此，可為後續蝕刻終止層381與覆蓋層331移除時，選擇性蝕刻之用。但本發明並不限於上述的材料，只要蝕刻終止層381之物質選擇，與介電層330和覆蓋層331之材料相異即可。

接下來，如第3B圖所示，形成感光材料於覆蓋層331上，並施以微影製程，以定義覆蓋層331的寬度(即後續溝槽的寬度)後，以選擇性非等向蝕刻的方式，蝕刻覆蓋層331，形成一覆蓋結構331’。隨後，以覆蓋結構331’當成蝕刻遮罩，並以選擇性非等向蝕刻的方式，依序蝕刻終止層381與介電層330，以形成一蝕刻終止結構381’與一介電結構330’堆疊於第一磊晶層310上。

接下來，如第3C圖所示，以選擇性磊晶成長技術，形成一第二磊晶層390於第一磊晶層310上，隨後，依序將覆蓋結構331’與蝕刻終止結構381’移除。本實施例之後續步驟與本發明第一較佳實施例大致相同，在此不予贅述。

第4A至4B圖係本發明溝槽式功率半導體結構之製造方法之第三較佳實施例。不同於前揭本發明之第一較佳實施例，形成源極區270於本體區260的步驟，係在於閘極氧化層232形成之後，本實施例係完成於閘極氧化層形成之前。如第4A圖所示，係緊接於第一較佳實施例之第2C圖中，第二磊晶層290完成後，以離子植入的方式，形成一本體區460於第二磊晶層290內，接下來，形成一源極區470於本體區460的上部份。

接下來，如第4B圖所示，移除遮蔽結構280’，並形成一溝槽420於介電結構230’上方。隨後，形成一閘極氧化層432於溝槽420內側表面與第二磊晶層290上方。本實施例之後續步驟與本發明第一較佳實施例大致相同，在此不予贅述。

第5圖係本發明溝槽式功率半導體結構之製造方法之第四較佳實施例。不同於前揭本發明之第一較佳實施例，本體區260與源極區270係以離子植入的方式形成，本實施例之本體區560與源極區570係以磊晶之方式形成。如第5圖所示，係緊接於第一較佳實施例之第2B圖中，遮蔽結構280’與介電結構230’完成後，以選擇性磊晶成長技術，先形成一N型第三磊晶層590於第一磊晶層210上，然後，以選擇性磊晶成長技術，形成第二磊晶層於第三磊晶層590上，其中，第二磊晶層包括P型之一本體區560與N型之一源極區570。上述源極區570之形成，可以離子植入的方式，形成於本體區560之上部份，亦可以磊晶成長方式，形成於本體區560之上。此外，上述第三磊晶層590之厚度必須大於介電結構230’的厚度。

惟以上所述者，僅為本發明之較佳實施例而已，當不能以此限定本發明實施之範圍，即大凡依本發明申請專利範圍及發明說明內容所作之簡單的等效變化與修飾，皆仍屬本發明專利涵蓋之範圍內。另外本發明的任一實施例或申請專利範圍不須達成本發明所揭露之全部目的或優點或特點。此外，摘要部分和標題僅是用來輔助專利文件搜尋之用，並非用來限制本發明之權利範圍。

100、200、300．．．基板

110．．．磊晶層

120．．．閘極溝槽

130．．．底部氧化層

140．．．閘極氧化層

150．．．多晶矽閘極

160．．．本體區

170．．．源極區

210、310．．．第一磊晶層

220、420．．．溝槽

230、330．．．介電層

230’、330’．．．介電結構

232、432．．．閘極氧化層

250．．．導電結構

260、460、560．．．本體區

270、470、570．．．源極區

280．．．遮蔽層

280’．．．遮蔽結構

290、390．．．第二磊晶層

331．．．覆蓋層

331’．．．覆蓋結構

381．．．蝕刻終止層

381’．．．蝕刻終止結構

590．．．第三磊晶層

第1A圖至1B圖顯示傳統之溝槽式半導體結構之製作方法。

第2A至2E圖顯示本發明溝槽式功率半導體結構之製造方法之第一較佳實施例。

第3A至3C圖係本發明溝槽式功率半導體結構之製造方法之第二較佳實施例。

第4A至4B圖係本發明溝槽式功率半導體結構之製造方法之第三較佳實施例。

第5圖係本發明溝槽式功率半導體結構之製造方法之第四較佳實施例。

200．．．基板

210．．．第一磊晶層

230’．．．介電結構

280’．．．遮蔽結構

Claims (10)

1. 一種溝槽式功率半導體結構之製造方法，包括：提供一基板；形成一第一磊晶層於該基板上；形成一介電層於該第一磊晶層上；形成一遮蔽層於該介電層上；移除部分該遮蔽層與該介電層，以形成一遮蔽結構與一介電結構於該第一磊晶層上，且該遮蔽結構堆疊於該介電結構上；以選擇性磊晶成長技術，形成一第二磊晶層覆蓋於裸露之該第一磊晶層，並環繞該介電結構與該遮蔽結構；移除該遮蔽結構，以形成一溝槽於該介電結構上方；形成一閘極氧化層於該溝槽之內側表面；以及形成一導電結構於該溝槽內；其中，該第二磊晶層內具有一本體區與一源極區。
2. 如申請專利範圍第1項之溝槽式功率半導體結構之製造方法，其中，該遮蔽層與該介電層係為不同之材料。
3. 如申請專利範圍第1項之溝槽式功率半導體結構之製造方法，其中，移除部分該遮蔽層與該介電層之步驟，係以同一道光罩完成，且該遮蔽結構與該介電結構之寬度大致相同。
4. 如申請專利範圍第3項之溝槽式功率半導體結構之製造方法，其中，移除部分該遮蔽層與該介電層之步驟，係以蝕刻方式先移除部分該遮蔽層，以形成該遮蔽結構，再以該遮蔽結構為蝕刻遮罩，蝕刻部分該介電層，以形成該介電結構。
5. 如申請專利範圍第4項之溝槽式功率半導體結構之製造方法，其中，移除該遮蔽結構之步驟，係以選擇性蝕刻方式移除該遮蔽結構。
6. 如申請專利範圍第1項之溝槽式功率半導體結構之製造方法，其中，該遮蔽層包括一蝕刻終止層與一覆蓋層。
7. 如申請專利範圍第6項之溝槽式功率半導體結構之製造方法，其中，該覆蓋層與該介電層係為氧化物，該蝕刻終止層係為氮化矽。
8. 如申請專利範圍第1項之溝槽式功率半導體結構之製造方法，其中，該本體區與該源極區之形成步驟，係完成於該閘極氧化層之形成步驟之後。
9. 如申請專利範圍第1項之溝槽式功率半導體結構之製造方法，其中，該本體區或該源極區係以離子植入的方式形成於該第二磊晶層內。
10. 如申請專利範圍第1項之溝槽式功率半導體結構之製造方法，其中，該本體區或該源極區係以磊晶成長的方式形成於該第二磊晶層內。