TWI421923B - 具有源極溝槽之溝槽式功率半導體元件的製造方法 - Google Patents

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Description

具有源極溝槽之溝槽式功率半導體元件的製造方法
本發明係關於一種溝槽式功率半導體元件之製作方法，特別是關於一種具有源極溝槽之溝槽式功率半導體元件之製作方法。
導通電阻(Rds(on))的表現是評價溝槽式功率半導體元件的一個重要參數。導通電阻的改善有助於減少電路操作的導通損失(conductive loss)。不過，對於溝槽式功率半導體元件來說，導通電阻會同時受到溝槽式功率半導體元件之耐受電壓(即崩潰電壓(breakdown voltage))的限制。亦即，若是透過增加磊晶層的厚度與阻值來提升溝槽式功率半導體元件之耐受電壓，同時會造成導通電阻的上升而增加導通損失。
為了改善此問題，如第1圖所示，美國專利第6710403號案揭示在其閘極溝槽的兩側分別製作一填有多晶矽材料之源極溝槽之技術，以降低溝槽式功率半導體元件之導通電阻。不過，此技術需要至少三道微影步驟，分別定義閘極溝槽12、源極溝槽14與源極摻雜區16。由於這些微影步驟並非採用自對準技術，因而容易導致對準誤差的產生，進而影響所設定之崩潰電壓。此外，在此溝槽式功率半導體元件之源極溝槽14的兩側，還需要保留足夠範圍的重摻雜區18，以降低本體與金屬層之接觸電阻。這些重摻雜區18與源極溝槽14的製作，會限制相鄰閘極溝槽12之間隔距離，而影響溝槽式功率半導體元件的密度，進而影響其導通電阻。
有鑑於此，本發明之主要目的是提出一種具有源極溝槽之溝槽式功率半導體元件及其製作方法，可以減少對準誤差造成的影響，同時可以降低重摻雜區與源極溝槽之製作對於導通電阻的不利影響。
為達成上述目的，本發明提供一種具有源極溝槽之溝槽式功率半導體元件之製造方法。此溝槽式功率半導體元件的製造方法至少包括下列步驟：(a)提供一基材；(b)形成至少二個閘極溝槽於基材內；(c)形成一第一介電層覆蓋閘極溝槽之內側表面；(d)形成一第一多晶矽結構於閘極溝槽內；(e)形成至少一個源極溝槽於相鄰二個閘極溝槽之間；(f)形成一第二介電層覆蓋源極溝槽之內側表面；(g)形成一第二多晶矽結構於源極溝槽之下部分；(h)形成一本體區於相鄰閘極溝槽間，本體區之深度小於源極溝槽之深度；(i)形成一源極區於本體區之上部分；(j)去除部分第二介電層以裸露源極區與本體區；以及(k)於源極溝槽內填入一導電結構，以電性連接本體區與源極區。
關於本發明之優點與精神可以藉由以下的發明詳述及所附圖式得到進一步的瞭解。
第2A至2H圖顯示本發明具有源極溝槽之溝槽式功率半導體元件之製造方法之第一實施例。首先，如第2A圖所示，形成一N型磊晶層110於一N型基板100上，以構成一基材(base)。隨後，以微影蝕刻方式，形成複數個閘極溝槽120於N型磊晶層110內。接下來，全面形成一第一介電層130覆蓋閘極溝槽120之內側表面。然後，形成一第一多晶矽結構140於閘極溝槽120內。
然後，如第2C圖所示，以離子植入步驟全面植入P型摻雜物，以形成P型本體區150於相鄰閘極溝槽120之間。然後，以另一道離子植入步驟全面植入N型摻雜物，以形成N型源極摻雜區160於P型本體區150之上部分。
接下來，如第2D圖所示，形成一層間介電結構172覆蓋第一多晶矽結構140。此層間介電結構172並具有開口對準相鄰閘極溝槽120間之本體區150的中央位置，以定義源極溝槽的位置。隨後，如第2E圖所示，以層間介電結構172為遮罩，植入P型摻雜物於P型本體區150內，以形成一P型重摻雜區179於源極摻雜區160之下方。
接下來，如第2F圖所示，透過此層間介電結構172蝕刻磊晶層110，形成一源極溝槽170貫穿本體區150。亦即，源極溝槽170之深度係大於本體區150之深度。值得注意的是，在此蝕刻步驟後，仍然留有部分重摻雜區179於源極溝槽170之側邊。此外，在本實施例中，源極溝槽170之深度係大於閘極溝槽120之深度。然後，全面形成一第二介電層174覆蓋層間介電結構172與源極溝槽170之裸露表面。接下來，沉積多晶矽材料於源極溝槽170內，並施以回蝕步驟去除多餘的多晶矽材料，以形成一第二多晶矽結構176於源極溝槽170之一下部分。此第二多晶矽結構176之上表面係位於本體區150之底部的上方，但與源極區160之上表面係保留有一預設距離，以利於後續源極接觸窗之製作。
隨後，如第2G圖所示，以蝕刻方式去除裸露於外之第二介電層。使源極溝槽兩側的本體區150與源極摻雜區160裸露於外。然後，如第2H圖所示，填入導電結構180(例如一源極金屬層)於源極溝槽170內，以電性連接第二多晶矽結構176、本體區150與源極摻雜區160。
本實施例所稱之N型與P型係為說明本案發明之用，而非以限制本發明。本發明當然可適用於製造溝槽式功率半導體元件於P型基板上。
第3A至3D圖顯示本發明具有源極溝槽之溝槽式功率半導體元件之製造方法之第二實施例。第3A圖之步驟係承接本發明第一實施例之第2B圖之步驟。如第3A圖所示，在形成本體區之前，本實施例先形成層間介電結構272於第一多晶矽結構140上方，以定義源極溝槽於相鄰閘極溝槽120間。此層間介電結構272可以是一硬質氧化圖案層(hard mask)。然後，如第2B圖所示，透過層間介電結構272以蝕刻方式形成源極溝槽270於磊晶層110內。在本實施例中，源極溝槽270之深度係大於閘極溝槽120之深度。
然後，全面形成一第二介電層274覆蓋層間介電結構272與源極溝槽270之裸露表面。接下來，沉積多晶矽材料於源極溝槽270內，並施以回蝕步驟去除多餘的多晶矽材料，以形成一第二多晶矽結構276於源極溝槽270之一下部分。此第二多晶矽結構276之上表面與磊晶層110之上表面之間保留有一預設距離，以利於後續源極接觸窗之製作。
接下來，如第3C圖所示，以蝕刻方式去除裸露於外之第二介電層274，同時去除覆蓋於第一多晶矽結構140上方之層間介電結構272，以裸露位於源極溝槽270與閘極溝槽120間之磊晶層110。隨後，如第3D圖所示，以離子植入方式，依序形成本體區150與源極摻雜區160於源極溝槽270與閘極溝槽120間。值得注意的是，此步驟所形成之本體區150，必須向下延伸至第二介電層274的側邊。第二多晶矽結構276之上表面則是位於第二介電層274之上緣的上方。不過，本發明並不限於此。若是在形成本體區150與源極摻雜區160之步驟後，增加一道蝕刻磊晶層110以形成源極接觸窗的蝕刻步驟，第二多晶矽結構276的上表面則可能會因此蝕刻步驟，而移動至第二介電層274之上緣的下方。本實施例之後續步驟，如形成層間介電結構覆蓋第一多晶矽結構140、填入導電結構於源極溝槽270內，與前揭本發明第一實施例相類似，在此不再重複。
第4A至4C圖顯示本發明具有源極溝槽之溝槽式功率半導體元件之製造方法之第三實施例。第4A圖之步驟係承接本發明第一實施例之第2D圖之步驟。如第4A圖所示，在形成層間介電結構372於第一多晶矽結構140上以定義源極溝槽後，隨即採取類似第2F與2G圖之步驟，透過層間介電結構372蝕刻磊晶層110以形成源極溝槽370貫穿本體區150，並於源極溝槽370內依序形成一第二介電層374與第二多晶矽結構376。然後，以非等向性蝕刻方式，去除裸露於外之第二介電層374。值得注意的是，在本實施例中，層間介電結構372係選用與第二介電層374有相同或相類似蝕刻特性之材料，因此，在此非等向性蝕刻步驟中，層間介電結構372之表面亦會受到蝕刻，導致其寬度縮減而裸露部分位於其下方之本體區150。不過，第一多晶矽結構140仍然為蝕刻後之層間介電結構372’所覆蓋。不過，本發明並不限於此。層間介電結構372與第二介電層374亦可於利用兩道不同的蝕刻步驟分別蝕刻。
接下來，如第4B圖所示，透過蝕刻後之層間介電結構372’蝕刻本體區150以形成一接觸窗378。此接觸窗378之寬度係大於源極溝槽370並且係自對準於源極溝槽370，因而在源極溝槽370之上部分形成一階梯狀結構。此蝕刻步驟會同時去除部分之第二多晶矽結構376，而使第二多晶矽結構376之上表面落於第二介電層374之上緣的下方。
然後，如第4C圖所示，利用蝕刻後之層間介電結構372’為遮罩，植入P型摻雜物於接觸窗378之底部，以形成P型重摻雜區379於源極溝槽370兩側。隨後，填入導電結構於接觸窗378與源極溝槽370內，即可完成此溝槽式功率半導體元件之製作。
在本實施例中，P型重摻雜區379之下方係覆蓋有P型本體區150。不過，本發明並不限與此。如第4D圖所示，就一較佳實施例而言，由於本實施例之第二多晶矽結構376有助於改善功率半導體元件之崩潰電壓，因此，P型重摻雜區379’亦可以貫穿P型本體區150而延伸至P型本體區150下方之N型區域，以提升其切換速度，而無庸顧慮此結構所會導致之崩潰電壓降低的問題。
第5圖顯示本發明具有源極溝槽之溝槽式功率半導體元件之製造方法之第四實施例。如第2E與2F圖所示，在本發明之第一實施例中，P型摻雜物係以準直方向植入P型本體區150內以形成P型重摻雜區179，並且，此P型重摻雜區179係於形成源極溝槽170前預先形成於本體區150內。相較之下，本實施例中係於形成源極溝槽470後，再以斜向離子植入方式，製作P型重摻雜區479於源極溝槽470之兩側。就一較佳實施例而言，本實施例之層間介電結構472可選用與第二介電層474有相同或相類似蝕刻特性之材料。而在蝕刻去除裸露於外之第二介電層474的步驟中，會同時擴大層間介電結構472之開口，以利於此斜向離子植入步驟之進行。
第6A至6C圖顯示本發明具有源極溝槽之溝槽式功率半導體元件之製造方法之第五實施例。第6A圖之步驟係承接本發明第一實施例之第2D圖之步驟。如圖中所示，在形成層間介電結構572後，形成一間隔層573於層間介電結構572之側面，以縮減層間介電結構572所定義出之開口的大小。然後，如第6B圖所示，透過間隔層573蝕刻本體區150，以形成源極溝槽570貫穿本體區150。隨後，全面形成一第二介電層574覆蓋層間介電結構572、間隔層573與源極溝槽570之裸露表面。然後，形成一第二多晶矽結構576於源極溝槽570之一下部分。
接下來，如第6C圖所示，以蝕刻方式去除裸露於外之第二介電層574，並利用同一道蝕刻步驟去除間隔層573以裸露位於間隔層下方之源極摻雜區160。在本實施例中，間隔層573係選用與第二介電層574有相同或相類似蝕刻特性之材料，因此，此蝕刻步驟可以同時去除第二介電層574與間隔層573。不過，本發明並不限於此。間隔層573與第二介電層372亦可於利用兩道不同的蝕刻步驟分別蝕刻去除。
在去除間隔層573之步驟後，本實施例可採取類似第4B圖之製作步驟，先形成接觸窗於本體區150內，在植入P型摻雜物於接觸窗底部；可採取類似第2E圖之步驟，透過層間介電結構572，直接以離子植入方式植入P型重摻雜於源極摻雜區160下方；亦可採取類似第5圖之步驟，以斜向離子植入方式，形成P型重摻雜區於源極溝槽兩側。
第7A至7C圖顯示本發明具有源極溝槽之溝槽式功率半導體元件之製造方法之第六實施例。相較於前述本發明第五實施例係於去除間隔層573之後再製作P型重摻雜區，如第7A圖所示，本實施例則是在製作間隔層673前，預先以層間介電結構672為遮罩，形成P型重摻雜區679於本體區150內。隨後，如第7B圖所示，形成間隔層673於層間介電結構672側邊，以定義源極溝槽670之位置。然後再蝕刻磊晶層110以形成源極溝槽670貫穿P型重摻雜區679與本體區150。後續步驟與本發明第五實施例相類似。惟，由於本實施例於形成源極溝槽670前已預先製作P型重摻雜區679於本體區150內。因此，如第7C圖所示，蝕刻去除裸露之第二介電層674的步驟後，本實施例不需重複P型重摻雜區之製作步驟。
第8圖顯示本發明具有源極溝槽之溝槽式功率半導體元件之製造方法之第七實施例。本實施例係承接第7C圖之製作步驟。第7C圖所示之蝕刻步驟僅去除間隔層673與裸露於外之第二介電層674，並未對源極摻雜區160進行蝕刻。本實施例則是在蝕刻去除間隔層673與裸露於外之第二介電層674後，再去除原本位於間隔層673下方之源極摻雜區160，以增加後續製作之金屬層與P型重摻雜區679間之接觸面積。值得注意的是，此蝕刻步驟同時會去除部分第二多晶矽結構176'，使第二多晶矽結構176’之上表面落於第二介電層674之上緣的下方。
如前述，本發明之溝槽式功率半導體元件之製造方法，可以使源極溝槽自對準於P型重摻雜區，以避免對準誤差。其次，本實施例所製造之溝槽式功率半導體元件之源極金屬層係透過源極溝槽之側面連接源極摻雜區與P型重摻雜區，因而可以有效提升導電金屬與P型重摻雜區之接面面積。藉此，本發明可以有效縮減相鄰閘極溝槽間的距離，以達到降低導通電阻的目的。
惟以上所述者，僅為本發明之較佳實施例而已，當不能以此限定本發明實施之範圍，即大凡依本發明申請專利範圍及發明說明內容所作之簡單的等效變化與修飾，皆仍屬本發明專利涵蓋之範圍內。另外本發明的任一實施例或申請專利範圍不須達成本發明所揭露之全部目的或優點或特點。此外，摘要部分和標題僅是用來輔助專利文件搜尋之用，並非用來限制本發明之權利範圍。
12．．．閘極溝槽
14．．．源極溝槽
16．．．源極摻雜區
18．．．重摻雜區
100．．．基板
110．．．磊晶層
120．．．閘極溝槽
130．．．第一介電層
140．．．第一多晶矽結構
150．．．本體區
160．．．源極摻雜區
172．．．層間介電結構
179．．．重摻雜區
170．．．源極溝槽
174．．．第二介電層
176,176’．．．第二多晶矽結構
180．．．導電結構
272．．．層間介電結構
270．．．源極溝槽
274．．．第二介電層
276．．．第二多晶矽結構
372．．．層間介電結構
370．．．源極溝槽
374．．．第二介電層
376．．．第二多晶矽結構
372’．．．蝕刻後層間介電結構
378．．．接觸窗
379,379’．．．重摻雜區
479．．．重摻雜區
470．．．源極溝槽
374,474,674．．．第二介電層
372．．．層間介電結構
572．．．層間介電結構
573．．．間隔層
570．．．源極溝槽
574．．．第二介電層
576．．．第二多晶矽結構
673．．．間隔層
674．．．第二介電層
672．．．層間介電結構
679．．．重摻雜區
670．．．源極溝槽
第1圖係一典型溝槽式功率半導體元件之示意圖。
第2A至2H圖顯示本發明具有源極溝槽之溝槽式功率半導體元件之製造方法之第一實施例。
第3A至3D圖顯示本發明具有源極溝槽之溝槽式功率半導體元件之製造方法之第二實施例。
第4A至4D圖顯示本發明具有源極溝槽之溝槽式功率半導體元件之製造方法之第三實施例。
第5圖顯示本發明具有源極溝槽之溝槽式功率半導體元件之製造方法之第四實施例。
第6A至6C圖顯示本發明具有源極溝槽之溝槽式功率半導體元件之製造方法之第五實施例。
第7A至7C圖顯示本發明具有源極溝槽之溝槽式功率半導體元件之製造方法之第六實施例。
第8圖顯示本發明具有源極溝槽之溝槽式功率半導體元件之製造方法之第七實施例。
100．．．基板
110．．．磊晶層
130．．．第一介電層
140．．．第一多晶矽結構
150．．．本體區
160．．．源極摻雜區
172．．．層間介電結構
179．．．重摻雜區
174．．．第二介電層
176．．．第二多晶矽結構
180．．．導電結構

Claims (10)

  1. 一種具有源極溝槽之溝槽式功率半導體元件的製造方法，至少包括下列步驟：提供一基材；形成至少二個閘極溝槽於該基材內；形成一第一介電層覆蓋該些閘極溝槽之內側表面；形成一第一多晶矽結構於該閘極溝槽內；形成一層間介電結構覆蓋該第一多晶矽結構，該層間介電結構同時定義該源極溝槽之位置；形成一間隔層於該層間介電結構之側面；透過該間隔層蝕刻該本體區，以形成至少一個源極溝槽於相鄰之該二個閘極溝槽之間；形成一第二介電層覆蓋該源極溝槽之內側表面；形成一第二多晶矽結構於該源極溝槽之下部分；形成一本體區於該些閘極溝槽間，該源極溝槽之深度係大於該本體區之深度；形成一源極區於該本體區之上部分；去除部分該第二介電層以裸露該源極區與該本體區；以及於該源極溝槽內填入一導電結構，以電性連接該本體區與該源極區。
  2. 如申請專利範圍第1項之具有源極溝槽之溝槽式功率半導體元件的製造方法，其中，該源極溝槽之深度大於該閘極溝槽之深度，並且，該第二多晶矽結構之上表面係位於該本體區之底面的上方。
  3. 如申請專利範圍第1項之具有源極溝槽之溝槽式功率半導體元件的製造方法，在形成該源極溝槽之步驟前，更包括以該層間介電結構為遮罩，形成一重摻雜區於該本體區內。
  4. 如申請專利範圍第3項之具有源極溝槽之溝槽式功率半導體元件的製造方法，其中，該源極溝槽係貫穿該重摻雜區，並留下部分該重摻雜區於該源極溝槽之側邊。
  5. 如申請專利範圍第1項之具有源極溝槽之溝槽式功率半導體元件的製造方法，在形成該源極溝槽之步驟後，更包括：以等向性蝕刻技術，縮減該層間介電結構之寬度，以裸露位於該層間介電結構下方之部分該本體區；透過蝕刻後之該層間介電結構，蝕刻該本體區以形成一接觸窗；以及形成一重摻雜區於該接觸窗底部。
  6. 如申請專利範圍第4項之具有源極溝槽之溝槽式功率半導體元件的製造方法，其中，縮減該層間介電結構之寬度的步驟與去除部分該第二介電層的步驟係同時進行。
  7. 如申請專利範圍第4項之具有源極溝槽之溝槽式功率半導體元件的製造方法，其中，透過蝕刻後之該層間介電結構蝕刻該本體區之步驟同時去除部分該第二多晶矽結構，以使該第二多晶矽結構之上表面位於該第二介電層之上緣的下方。
  8. 如申請專利範圍第1項之具有源極溝槽之溝槽式功率半導體元件的製造方法，在形成該源極溝槽之步驟後，更包括透過該層間介電結構，以斜向離子植入方式形成一重摻雜區於該源極溝槽之側邊。
  9. 如申請專利範圍第1項之具有源極溝槽之溝槽式功率半導體元件的製造方法，在形成該間隔層之步驟前，更包括以該層間介電結構為遮罩，形成一重摻雜區於該本體區內。
  10. 如申請專利範圍第1項之具有源極溝槽之溝槽式功率半導體元件的製造方法，其中，形成該源極溝槽之步驟係早於形成該本體區之步驟。
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