TWI435449B - 溝槽式功率半導體元件及其製造方法 - Google Patents

Description

溝槽式功率半導體元件及其製造方法

本發明係關於一種功率半導體元件及其製造方法，特別是關於一種溝槽式功率半導體元件及其製造方法。

平面式功率半導體元件(例如功率金氧半場效電晶體(MOSFET))將閘極設置於基板表面，其電流通道係沿著平行基材表面的走向流動，會占據基板的面積，而導致相鄰單元(cell)之間隔距離無法任意縮減。相較之下，溝渠式功率半導體元件將閘極設置於溝槽內，使電流通道改為垂直走向，因而可以縮短單元間的間隔距離，提高積集度(integration)。

第1圖係一典型溝槽式金氧半場效電晶體之剖面示意圖。如圖中所示，此溝槽式金氧半場效電晶體具有一N型重摻雜基板10、一N型輕摻雜磊晶層12、複數個閘極溝槽14、複數個閘極結構16、複數個P型本體區17、複數個源極摻雜區18與一層間介電層19。其中，N型輕摻雜磊晶層12係位於N型重摻雜基板10上，閘極溝槽14係位於N型輕摻雜磊晶層12中。閘極結構16係位於閘極溝槽14內。P型本體區17係位於N型輕摻雜磊晶層12之上部分，並且環繞閘極溝槽14。閘極結構16之週圍包覆有一閘極介電層15，藉以與P型本體區17及N型輕摻雜磊晶層12相區隔。源極摻雜區18係位於P型本體區17之表面層，並且環繞閘極溝槽14。層間介電層19係覆蓋於閘極結構16上方。此層間介電層19內並製作有複數個源極接觸窗，以裸露源極摻雜區18。

一般而言，此溝槽式金氧半場效電晶體之源極電壓係透過一形成於層間介電層19上方之源極金屬層(未圖示)施加於源極摻雜區18，閘極電壓係透過一形成於層間介電層19上方之閘極金屬層(未圖示)施加於閘極結構16，汲極電壓則是透過一形成於N型重摻雜基板10下方之汲極金屬層(未圖示)施加於N型重摻雜基板10。因此，晶片封裝時需同時連接基板上下表面之電極，而造成封裝技術上的限制。

爰是，如何簡化既有之溝槽式功率半導體元件之結構與製作方法，是本技術領域一個重要的課題。

有鑑於此，本發明之主要目的是提出一種溝槽式功率半導體元件以及此溝槽式功率半導體元件之製造方法，可以簡化製程，降低製作成本。

為達成上述目的，本發明提供一種溝槽式功率半導體元件。此溝槽式功率半導體元件包括一底材、複數個溝槽、複數個第一重摻雜區、至少一本體區、至少一源極摻雜區、一接觸窗、一第二重摻雜區與一金屬圖案層。其中，這些溝槽係位於底材內，並且包括至少一個閘極溝槽。各個第一重摻雜區分別形成於相對應之溝槽的下方，並且互相連接形成一導電通道。在各個第一重摻雜區與相對應之溝槽之間分別具有一輕摻雜區，以阻止第一重摻雜區向上擴張。本體區係環繞閘極溝槽，並與第一重摻雜區間隔一預設距離。源極摻雜區係位於本體區上方。接觸窗係位於底材之邊緣處。第二重摻雜區係位於接觸窗之底部，並電性連接導電通道。金屬圖案層係填入接觸窗以電性連接第二重摻雜區。

在本發明之一實施例中，前述底材係一輕摻雜矽基板。

在本發明之一實施例中，前述底材係由一矽基板與位於其上之一磊晶層所構成。

在本發明之一實施例中，前述底材係由一表面覆蓋有氧化層之矽基板與位於氧化層上方之一磊晶層所構成。

在本發明之一實施例中，形成於底材的溝槽包括閘極溝槽、第一溝槽與第二溝槽。其中，第一溝槽係位於相鄰二個閘極溝槽間，以容納一介電結構。第二溝槽係位於閘極溝槽外側，以容納一終端結構。

在本發明之一實施例中，形成於底材之溝槽可區分為寬度較寬之第一部分的溝槽與寬度較窄之第二部分的溝槽，在第一部分的溝槽底部形成有窄溝槽。第一重摻雜區則是位於窄溝槽的下方。

依據前述溝槽式功率半導體元件，本發明亦提供一製造方法。此製造方法至少包括下列步驟：(a)提供一底材；(b)形成一圖案層於底材上，定義複數個溝槽。這些溝槽包括至少一個閘極溝槽；(c)以蝕刻方式在底材內形成這些溝槽；(d)透過圖案層，植入第一導電型摻雜物於溝槽下方，以形成複數個第一重摻雜區，並且，各個第一重摻雜區與相對應之溝槽的底部係間隔有一輕摻雜區；(e)以熱擴散方式，使各個第一重摻雜區互相連接形成一導電通道；(f)形成至少一本體區環繞閘極溝槽，本體區與第一重摻雜區係間隔一預設距離；(g)形成至少一源極摻雜區於本體區上方；(h)形成一接觸窗於底材之邊緣處；(i)以離子植入方式，形成一第二重摻雜區於接觸窗之底部，以電性連接導電通道；以及(j)形成一金屬圖案層於接觸窗內，以電性連接第二重摻雜區。

關於本發明之優點與精神可以藉由以下的發明詳述及所附圖式得到進一步的瞭解。

本發明之溝槽式功率半導體元件的主要技術特徵係透過離子植入方式在溝槽底部製作重摻雜區，以達到簡化結構，降低製造成本的目的。

第2A至2J圖顯示本發明溝槽式功率半導體元件之製造方法之第一實施例。本實施例係以一功率金氧半場效電晶體為例。惟，本發明並不限於此。本發明亦可適用於其他功率半導體元件，如絕緣閘極雙極性電晶體(IGBT)，的製作。

如第2A圖所示，首先，在一N型重摻雜基板100上製作一絕緣層105，例如一氧化層。隨後，如第2B圖所示，在絕緣層105上方製作一N型輕摻雜之磊晶層110。本實施例中選用N型重摻雜基板100與N型輕摻雜磊晶層110係為配合既有之功率金氧半場效電晶體的製程，以減少因製程變更所導致之成本增加。接下來，如第2C圖所示，在磊晶層110上形成一圖案層115，以定義出複數個溝槽122,124。本實施例利用圖案層115所定義出來的溝槽包括閘極溝槽122以及用以形成終端結構之第一溝槽124。不過，本發明並不限於此。其他電晶體元件中需要製作於溝槽的結構，例如閘極走線，亦可以利用此步驟定義出來。

接下來，如第2D圖所示，直接利用覆蓋於磊晶層110上的圖案層115作為遮罩(mask)，以離子植入方式植入N型摻雜物於溝槽122,124下方，而形成複數個N型第一重摻雜區132。此步驟係利用高能離子植入技術，使第一重摻雜區132深入磊晶層110內部，而非鄰接於溝槽122,124的底部。隨後，直接利用覆蓋於磊晶層110上的圖案層115作為遮罩，施以另一道離子植入步驟植入P型摻雜物於溝槽122,124下方，而形成複數個P型輕摻雜區134於N型磊晶層110中。此步驟之離子植入深度小於前揭形成第一重摻雜區132所使用之離子植入技術的植入深度。因此，P型輕摻雜區134係形成於N型第一重摻雜區132與溝槽122,124之間，而可以避免N型第一重摻雜區132的範圍向上擴張溝槽122,124周圍，以防止功率半導體元件之閘汲極被打穿。本實施例之輕摻雜區134的導電型係以P型為例，不過，本發明並不限於此。當輕摻雜區134的導電型為N型且其摻雜濃度小於N型磊晶層110之原本摻雜濃度時，N型第一重摻雜區132水平方向的擴張速度會大於其向上的擴散速度(水平方向為了達到預定摻雜濃度需要擴散之N型摻雜的量較少)，因此，亦可達到類似的效果。

本實施例係於形成第一重摻雜區132之後，再形成輕摻雜區134於第一重摻雜區132上方。不過，本發明並不限於此。本發明亦可以先形成輕摻雜區134於溝槽122,124下方，然後再以高能離子植入技術形成第一重摻雜區132於輕摻雜區134下方。

接下來，如第2E圖所示，形成一閘極介電層142覆蓋各個溝槽122,124的內側表面。然後，在各個溝槽122,124內填入多晶矽材料，分別形成閘極多晶矽結構152與終端結構154於閘極溝槽122與第一溝槽124內。值得注意的是，前述閘極介電層142的製作步驟屬於高溫步驟。因此，前揭步驟所植入之第一重摻雜區132的範圍，會因為此高溫步驟而擴張，進而使相鄰的第一重摻雜區132互相連接，而構成一導電通道130。當然，為了進一步確保各個第一重摻雜區132能夠互相連接，本實施例亦可在形成第一重摻雜區132後，增加一熱擴散步驟。

隨後，如第2F圖所示，以離子植入方式，植入P型摻雜物於磊晶層110內，以形成本體區162於磊晶層110之上部分，並且環繞各個閘極溝槽122。然後，以離子植入之方式，植入N型摻雜物於本體區162之表面層，以形成源極摻雜區164於本體區162之上方。

接下來，如第2G與2H圖所示，在磊晶層110上方形成一圖案層170，例如一硬質罩幕層(hard mask)，以定義汲極接觸窗128的位置。隨後，透過此圖案層170蝕刻磊晶層110，以形成汲極接觸窗128於磊晶層110的邊緣處。然後，請同時參照第2H圖，沿著磊晶層110的表面起伏全面沉積一保護層172。接下來，利用一蝕刻步驟去除部分保護層172，以形成一側壁保護結構172’覆蓋汲極接觸窗128的側邊，保護磊晶層110免於受到後續離子植入步驟的影響。然後，以離子植入方式植入N型摻雜物於接觸窗128的底部，形成一第二重摻雜區136橫向連接至由多個第一重摻雜區132所構成之導電通道130。值得注意的是，前揭第二重摻雜區136除了有助於確保導電通道130電性連接至後續形成之汲極金屬層外，亦有助於降低金屬層與導電通道130間之接觸電阻。

隨後，如第2I圖所示，去除側壁保護結構172’與圖案層170，並且沿著磊晶層110之表面起伏，全面沉積一層間介電層180於磊晶層110上。接下來，以微影蝕刻方式於此層間介電層180中形成複數個源極接觸窗182以裸露源極摻雜區164與本體區162，然後於源極接觸窗182底部形成一重摻雜區166。在此蝕刻步驟中，覆蓋於汲極接觸窗128底部之層間介電層180亦被移除，以裸露第二重摻雜區136。不過，汲極接觸窗128之側邊仍然為層間介電層180所覆蓋。最後，如第2J圖所示，形成一金屬圖案層於層間介電層180上方。此金屬圖案層包括一源極金屬層192與一汲極金屬層194。源極金屬層192係填入源極接觸窗182內，以電性連接源極摻雜區164。汲極金屬層194係填入汲極接觸窗128內，以電性連接導電通道130。

第3A至3C圖顯示本發明溝槽式功率半導體元件之製造方法之第二實施例。不同於本發明之第一實施例，如第3A圖所示，本實施例在N型重摻雜基板100上並未製作絕緣層105，而是直接形成N型磊晶層110於基板100上。此外，本實施例除了利用圖案層(未圖示)於磊晶層110中定義出閘極溝槽222與第一溝槽224外，還在相鄰二個閘極溝槽222之間定義出第二溝槽226。

如第3B圖所示，以離子植入方式形成第一重摻雜區與輕摻雜區之步驟後，在各個溝槽222,224,226底部分別形成一底部介電結構241，例如一氧化矽結構，以防止此功率半導體元件之閘汲極被打穿。然後，形成一閘極介電層242，覆蓋各個溝槽222,224,226的內側表面。接下來，在各個溝槽222,224,226內填入多晶矽材料，以分別形成閘極多晶矽結構252與終端結構254於閘極溝槽222與第一溝槽224內。隨後，如第3C圖所示，先利用一圖案層(未圖示)覆蓋各個閘極溝槽222與第一溝槽224，然後以蝕刻方式去除第二溝槽226內的多晶矽材料。接下來，再於第二溝槽226內填入介電材料，以形成介電插塞243於第二溝槽226內。

本實施例之後續步驟與前揭第一實施例大致相同。不過，由於本實施例在相鄰二個閘極溝槽222之間，另外製作一第二溝槽226，因此，後續步驟所製作之本體區與源極摻雜區係環繞閘極溝槽222與第二溝槽226，並且，源極接觸窗之位置會大致對準第二溝槽226之位置。

第4A至4C圖顯示本發明溝槽式功率半導體元件之製造方法之第三實施例。不同於本發明之第一實施例係以一道蝕刻步驟形成閘極溝槽，如第4A與4B圖所示，本實施例係以二道蝕刻步驟形成閘極溝槽。此外，不同於本發明第一實施例中，各個溝槽122,124具有大致相同的深度。本實施例則是以是否施以第二道蝕刻步驟，將溝槽區分為深度較深之第一部分322,324與深度較淺之第二部分323。

如第4A圖所示，在完成磊晶層110的製作後，形成一圖案層於磊晶層110上，以定義複數個溝槽322,324,323於磊晶層110內。如圖中所示，這些溝槽322,324,323的寬度並不相同，至少可區分為寬度較寬之第一部分的溝槽322,324與寬度較窄之第二部分的溝槽323。在第一道蝕刻步驟之後，沿著磊晶層110之表面起伏全面沉積一保護層325。此保護層325係填滿寬度較窄之第二部分的溝槽323，不過，在寬度較寬之第一部分的溝槽322,324內，此保護層325僅覆蓋溝槽322,324之側壁與底面，而於溝槽322,324之中間處留有空間。接下來，如第4B圖所示，以非等向性蝕刻方式移除位於溝槽322,324底部中央處的保護層325。然後，以剩下來的保護層325’為遮罩，對於溝槽322,324底部的磊晶層110進行蝕刻，以形成一窄溝槽327於原本之溝槽322,324的下方。

隨後，直接利用覆蓋於溝槽322,324側面之保護層325’，以及覆蓋於磊晶層110表面的圖案層115為遮罩，以離子植入方式在窄溝槽327下方形成第一重摻雜區332與輕摻雜區334。此步驟所形成之第一重摻雜區332與輕摻雜區334，與本發明前揭各實施例大致相同，在此不予贅述。接下來，如第4C圖所示，形成一介電層343於窄溝槽327之內側表面。然後，在窄溝槽327內填入一多晶矽結構351。此多晶矽結構351可以電性連接至源極或是採取浮置狀態。隨後，移除餘留下來的保護層325’以裸露溝槽322,324,323的內側表面。然後，在各溝槽322,324,323的內側表面形成一閘極介電層342。接下來，在各個溝槽322,324,323填入多晶矽材料，以形成閘極多晶矽結構352與終端結構354。值得注意的是，前述製作閘極介電層342於溝槽322,324,323之內側表面的步驟會同時形成介電層於窄溝槽327內之多晶矽結構351的上表面，以隔絕閘極多晶矽結構352與位於窄溝槽327內之多晶矽結構351。本實施例之後續步驟與本發明之第一實施例大致相同，在此不予贅述。惟，不同於前揭各實施例，本實施例僅在寬度較寬之溝槽322,324的下方以離子植入方式製作第一重摻雜區332，而非於各個溝槽322,324,323的下方均製作有第一重摻雜區332。

第5A至5B圖顯示本發明溝槽式功率半導體元件之製造方法之第四實施例。第5A圖係承接第2E圖之步驟，如圖中所示，本實施例於形成本體區162後，並不繼續進行源極摻雜區之製作，而是先在磊晶層110上方形成一圖案層470，以定義汲極接觸窗428的位置。隨後，透過此圖案層470蝕刻磊晶層110，而在磊晶層110之邊緣處，形成汲極接觸窗428。接下來，如第5B圖所示，移除覆蓋於磊晶層110上的圖案層470，並形成一側壁保護結構471，覆蓋汲極接觸窗428之側壁。然後施以一離子植入步驟，植入N型摻雜物於本體區162的表面層，以形成源極摻雜區454。此離子植入步驟同時植入N型摻雜物於汲極接觸窗428的底部，而於汲極接觸窗428底部形成一第二重摻雜區436。本實施例之後續步驟與前揭本發明第一實施例大致相同，在此不予贅述。

第6A至6E圖顯示本發明溝槽式功率半導體元件之製造方法之第五實施例。本實施例與前揭各實施例的主要差異在於，本實施例係利用蝕刻製作閘極溝槽122的步驟，同時形成汲極接觸窗於磊晶層110內。第6A圖係承接第2B圖之步驟。如第6A圖所示，在磊晶層110上形成一圖案層515，以定義閘極溝槽122、第一溝槽124與汲極接觸窗528。隨後，透過此圖案層515，以蝕刻方式形成閘極溝槽122、第一溝槽124與汲極接觸窗528。

隨後，如第6B圖所示，以離子植入方式，在各個溝槽122,124下方形成N型第一重摻雜區132與P型輕摻雜區134。由於汲極接觸窗528的底面也是裸露於外，因此，此離子植入步驟會在汲極接觸窗528下方形成N型第二重摻雜區536與位於其上之輕摻雜區537。接下來，如第6C圖所示，形成一閘極介電層542覆蓋各個溝槽122,124以及汲極接觸窗528的內側表面。然後，沿著磊晶層110的表面起伏，沉積一多晶矽層550填滿各個溝槽122,124。

隨後，如第6D圖所示，以回蝕方式，去除多餘的多晶矽材料，而留下位於閘極溝槽122內之閘極多晶矽結構552與位於第一溝槽124內之終端結構554。值得注意的是，由於汲極接觸窗528的寬度遠大於閘極溝槽122或是第一溝槽124的寬度，此回蝕步驟可以完全去除原本覆蓋於汲極接觸窗內側表面的多晶矽層550。接下來，以離子植入方式，形成本體區162與源極摻雜區164於磊晶層110之上部分。雖然用以形成本體區162之摻雜物的導電型與第二重摻雜區536相反，但是，由於本體區162之摻雜濃度遠低於第二重摻雜區536，因此，此離子植入步驟不至於會對於第二重摻雜區536的導電特性有何明顯影響。至於用以形成源極摻雜區164的離子植入步驟，則會增加輕摻雜區537的摻雜濃度，有助於提升其導電特性。

接下來，如第6E圖所示，全面沉積一層間介電層580於磊晶層110上方，隨後再以微影蝕刻方式形成複數個源極接觸窗582於層間介電層580內，以裸露源極摻雜區164與本體區162。此蝕刻步驟會同時去除覆蓋於汲極接觸窗528底面的層間介電層580、介電層542以及覆蓋於第二重摻雜區536上方之輕摻雜區537。然後，以離子植入方式於源極接觸窗182底部形成一重摻雜區166。雖然此重摻雜區166之導電型與第二重摻雜區536相反，但是，由於重摻雜區166之摻雜濃度遠低於第二重摻雜區536之摻雜濃度，此離子植入步驟不會對於第二重摻雜區536之導電特性有何明顯之不利影響。

前揭各個實施例均是利用重摻雜矽基板100與覆蓋其上之磊晶層110作為製作功率半導體元件之底材，不過，本發明並不限於此。本發明並不限於使用重摻雜矽基板100，前述各個實施例中的重摻雜矽基板100亦可為輕摻雜或是無摻雜的基板所取代。此外，本發明亦可直接利用輕摻雜基板作為製作功率半導體元件之底材，而省卻磊晶層的製作。

相較於傳統之溝槽式金氧半場效電晶體的製造方法，本實施例於溝槽122,124底部製作第一重摻雜區132，以形成導電通道130延伸至磊晶層110的邊緣處，因而不需在基板背面製作汲極金屬層，因此可以簡化製作流程，並有助於後續封裝製程之進行。同時，本發明透過輕摻雜區134的製作，可以防止第一重摻雜區132之範圍向上擴張至溝槽122,124,226周圍，避免閘汲極電位打穿閘極介電層142而導致元件失效。其次，本發明亦可在重摻雜矽基板100上製作絕緣層105，以對功率金氧半導體元件提供良好的絕緣保護。

其次，雖然在前揭各實施例均係以功率金氧半場效電晶體為例說明本案發明，其中之第一重摻雜區與源極摻雜區之導電型相同，惟，本發明亦可適用於絕緣閘極雙極電晶體。進一步來說，若選用與本體區相同導電型之摻雜物來製作第一重摻雜區與第二重摻雜區，即可將本案發明應用至絕緣閘極雙極性電晶體。

惟以上所述者，僅為本發明之較佳實施例而已，當不能以此限定本發明實施之範圍，即大凡依本發明申請專利範圍及發明說明內容所作之簡單的等效變化與修飾，皆仍屬本發明專利涵蓋之範圍內。另外本發明的任一實施例或申請專利範圍不須達成本發明所揭露之全部目的或優點或特點。此外，摘要部分和標題僅是用來輔助專利文件搜尋之用，並非用來限制本發明之權利範圍。

10．．．重摻雜基板

12．．．輕摻雜磊晶層

14．．．閘極溝槽

15．．．閘極介電層

16．．．閘極結構

17．．．本體區

18．．．源極摻雜區

19．．．層間介電層

100．．．重摻雜基板

105．．．絕緣層

110．．．輕摻雜磊晶層

115．．．圖案層

122．．．閘極溝槽

124．．．第一溝槽

132．．．第一重摻雜區

134．．．輕摻雜區

142．．．閘極介電層

152．．．閘極多晶矽結構

154．．．終端結構

166．．．接觸窗底部重摻雜區

130．．．導電通道

162．．．本體區

164．．．源極摻雜區

170．．．圖案層

128．．．汲極接觸窗

172．．．保護層

172’．．．側壁保護結構

136．．．第二重摻雜區

180．．．層間介電層

182．．．源極接觸窗

192．．．源極金屬層

194．．．汲極金屬層

222．．．閘極溝槽

224．．．第一溝槽

226．．．第二溝槽

241．．．底部介電結構

242．．．閘極介電層

252．．．閘極多晶矽結構

254．．．終端結構

243．．．介電插塞

322,323．．．閘極溝槽

324．．．第一溝槽

325,325’．．．保護層

327．．．窄溝槽

332．．．第一重摻雜區

334．．．輕摻雜區

343．．．介電層

342．．．閘極介電層

351．．．多晶矽結構

352．．．閘極多晶矽結構

354．．．終端結構

470．．．圖案層

471．．．側壁保護結構

428．．．汲極接觸窗

454．．．源極摻雜區

436．．．第二重摻雜區

515．．．圖案層

528．．．汲極接觸窗

536．．．第二重摻雜區

537．．．輕摻雜區

542．．．閘極介電層

550．．．多晶矽層

552．．．閘極多晶矽結構

554．．．終端結構

580．．．層間介電層

582．．．源極接觸窗

第1圖係一典型溝槽式金氧半場效電晶體之剖面示意圖。

第2A至2J圖顯示本發明溝槽式金氧半場效電晶體之製造方法之第一實施例。

第3A至3C圖顯示本發明溝槽式金氧半場效電晶體之製造方法之第二實施例。

第4A至4C圖顯示本發明溝槽式金氧半場效電晶體之製造方法之第三實施例。

第5A與5B圖顯示本發明溝槽式金氧半場效電晶體之製造方法之第四實施例。

第6A至6E圖顯示本發明溝槽式金氧半場效電晶體之製造方法之第五實施例。

100．．．重摻雜基板

105．．．絕緣層

110．．．輕摻雜磊晶層

134．．．輕摻雜區

142．．．閘極介電層

152．．．閘極多晶矽結構

154．．．終端結構

130．．．導電通道

162．．．本體區

164．．．源極摻雜區

166．．．接觸窗底部重摻雜區

128．．．汲極接觸窗

136．．．第二重摻雜區

180．．．層間介電層

182．．．源極接觸窗

192．．．源極金屬層

194．．．汲極金屬層

Claims (17)

1. 一種溝槽式功率半導體元件，包括：一底材；複數個溝槽，位於該底材內，該些溝槽包括至少一個閘極溝槽；至少一個閘極多晶矽結構，位於該閘極溝槽內；一閘極介電層，包覆該閘極多晶矽結構之側面與底面；複數個第一重摻雜區，至少形成於部分該些溝槽之下方，該第一重摻雜區與相對應之該溝槽的底部間隔一定距離，並且，該些第一重摻雜區係互相連接形成一導電通道；至少一本體區，環繞該閘極溝槽，並與該第一重摻雜區間隔一預設距離；至少一源極摻雜區，位於該本體區上方；一層間介電層，覆蓋該閘極多晶矽結構，並定義出至少一源極接觸窗以裸露該源極摻雜區；一汲極接觸窗，位於該底材之邊緣處；一第二重摻雜區，位於該汲極接觸窗下方，以電性連接該導電通道；以及一金屬圖案層，填入該汲極接觸窗以電性連接該第二重摻雜區。
2. 如申請專利範圍第1項之溝槽式功率半導體元件，其中，該底材係一輕摻雜矽基板。
3. 如申請專利範圍第1項之溝槽式功率半導體元件，更包括複數個輕摻雜區，分別位於相對應之該些第一重摻雜區之上方，該輕摻雜區與鄰近之該底材之導電型相異，且具有較低之摻雜濃度。
4. 如申請專利範圍第1項之溝槽式功率半導體元件，其中，該底材包括：一基板；一輕摻雜磊晶層，形成於該基板上；以及一絕緣層，形成於該基板與該磊晶層之間。
5. 如申請專利範圍第1項之溝槽式功率半導體元件，其中，該些溝槽具有大致相同的深度，並且，各該溝槽的下方均形成有該第一重摻雜區。
6. 如申請專利範圍第1項之溝槽式功率半導體元件，其中，該些溝槽可區分為深度較深之一第一部分的溝槽與深度較淺之一第二部分的溝槽，該些第一重摻雜區係形成於該第一部分的溝槽的下方。
7. 如申請專利範圍第1項之溝槽式功率半導體元件，其中，該層間介電層係覆蓋該汲極接觸窗之一側邊。
8. 一種溝槽式功率半導體元件之製造方法，包括下列步驟：提供一底材；形成一圖案層於該底材上，以定義複數個溝槽，該些溝槽包括至少一個閘極溝槽；以蝕刻方式形成該些溝槽於該底材內；透過該圖案層，植入第一導電型摻雜物於至少部分該些溝槽下方，以形成複數個第一重摻雜區，該些第一重摻雜區因後續熱製程擴張相連形成一導電通道，並且，各該第一重摻雜區與相對應之該溝槽的底部間隔有一輕摻雜區；形成一閘極介電層覆蓋該閘極溝槽之內側表面；形成至少一閘極多晶矽結構於該閘極溝槽內；形成至少一本體區環繞該閘極溝槽，該本體區與該第一重摻雜區間隔一預設距離；形成至少一源極摻雜區於該本體區上方；形成一層間介電層覆蓋該閘極多晶矽結構，並於該層間介電層中形成至少一源極接觸窗以裸露該源極摻雜區；形成一汲極接觸窗於該底材之邊緣處；以及形成一金屬圖案層於該汲極接觸窗內，以電性連接該導電通道。
9. 如申請專利範圍第8項之溝槽式功率半導體元件之製造方法，其中，該些溝槽與該汲極接觸窗係以同一道蝕刻步驟形成於底材，形成該些第一重摻雜區於該些溝槽下方之步驟，同時形成一第二重摻雜區於該汲極接觸窗下方，並且，該第二重摻雜區與該汲極接觸窗之底部間隔有一第二輕摻雜區。
10. 如申請專利範圍第9項之溝槽式功率半導體元件之製造方法，其中，形成該源極接觸窗以裸露該源極摻雜區之步驟，同時移除部分該第二輕摻雜區，以裸露該第二重摻雜區。
11. 如申請專利範圍第8項之溝槽式功率半導體元件之製造方法，其中，該汲極接觸窗係於形成該本體區之步驟後，形成於該底材之邊緣處，並且，在形成該汲極接觸窗之步驟後，更包括以離子植入方式形成一第二重摻雜區於該汲極接觸窗之底部，以電性連接該導電通道。
12. 如申請專利範圍第8項之溝槽式功率半導體元件之製造方法，其中，該底材係一輕摻雜矽基板。
13. 如申請專利範圍第8項之溝槽式功率半導體元件之製造方法，在形成該些溝槽之步驟後，更包括透過該圖案層，植入第二導電型摻雜物於該些溝槽下方，形成該些輕摻雜區於該些溝槽下方，並且，該第一重摻雜區之植入深度大於該輕摻雜區之植入深度。
14. 如申請專利範圍第8項之溝槽式功率半導體元件之製造方法，其中，該底材包括：一基板；一輕摻雜磊晶層，形成於該基板上；以及一絕緣層，形成於該基板與該磊晶層之間。
15. 如申請專利範圍第8項之溝槽式功率半導體元件之製造方法，其中，該些溝槽具有大致相同的深度，並且，各該溝槽的下方均形成有該第一重摻雜區。
16. 如申請專利範圍第8項之溝槽式功率半導體元件之製造方法，其中，該些溝槽可區分為深度較深之一第一部分的溝槽與深度較淺之一第二部分的溝槽，該些第一重摻雜區係形成於該第一部分的溝槽的下方。
17. 如申請專利範圍第8項之溝槽式功率半導體元件之製造方法，在形成該源極摻雜區之步驟後，更包括形成一層間介電層，覆蓋該些閘極溝槽與該汲極接觸窗之一側邊，並具有至少一開口以裸露該源極摻雜區。