TWI595651B - 具有增強流動性之半導體裝置及方法 - Google Patents

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克克Ｋ 黃
柏拉奇 帕滿拿漢
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Description

具有增強流動性之半導體裝置及方法
本文檔大體而言係關於半導體裝置，更具體而言，係關於絕緣閘極結構及形成方法。
金氧半場效電晶體(MOSFET)裝置用於諸如直流對直流(dc-dc)轉換器之許多功率切換應用中。在典型MOSFET中，閘極電極藉由適當閘極電壓之施加來提供接通及斷開控制。以實例說明，在n型增強模式MOSFET中，當回應於超出固有臨限電壓之正閘極電壓的施加而於p型主體區域中形成n型導電反向層(例如，通道區域)時接通。反向層將n型源極區域連接至n型汲極區域，且使得在此等區域之間多數載流子導電。
存在一類MOSFET裝置，其中閘極電極係形成於自諸如矽之半導體材料之主表面向下延伸的渠溝中。這類裝置中之電流流動主要係垂直的，且因此裝置單元可得以更緊密地封裝。假設其他條件皆保持不變，電流載運能力將增大，但同時裝置的將導通電阻將減小。
對於MOSFET裝置的設計商而言，一個重要目標為達成最低的特定導通電阻(歐姆面積)，因為此導通電阻決定產品成本及毛利或利潤指數。特定而言，特定導通電阻愈低，MOSFET晶粒或晶片的尺寸愈小，藉此導致半導體材料及封裝結構的成本愈低。
已知多種方法可用來減小導通電阻。此類方法包括：使 用高級微影術或自對準結構來增大裝置密度；增加凹陷場板或屏蔽電極，藉此可得以使用較高的漂移區域摻雜劑濃度；以及使用具有較高摻雜劑濃度之較薄半導體基板。另外，多種封裝技術已加以實施，包括可增強應力誘發式載流子流動性的特定造模化合物。另外，針對邏輯應用中使用的極低電壓式(小於5伏)高級深次微米CMOS裝置，藉由受壓之氮化矽膜來囊封閘極電極之外表面及上表面以及源極及汲極區域之部分外表面，平坦之閘極結構中之載流子流動性得以增強。此外，已提出諸如矽-鍺裝置之晶格失配半導體結構，以便增強功率電晶體裝置中的載流子流動性，此又減小導通電阻。然而，此類結構存在包括降低之熱預算及可靠性問題的製造缺點。
因此，需要結構及製造方法來進一步有效減小諸如垂直型渠溝閘控式半導體裝置之功率半導體裝置中的導通電阻。
自下文之描述，熟習此項技術者可確定，根據一實施例，半導體裝置包含具有主表面之半導體材料區域。渠溝控制結構形成於半導體材料區域內，渠溝控制結構包括經形成以上覆於渠溝控制結構之側壁表面的閘極介電層及包含第一導電材料且經形成以上覆於閘極介電層的閘極電極(例如，元件28)。主體區域形成於半導體材料區域內且相鄰於渠溝控制結構，其中渠溝控制結構經組態以在主體區域內形成通道區域(例如，元件45)。源極區域(例如，元件 33)形成於半導體材料區域內，且具有相鄰於渠溝控制結構的第一側及對置於第一側的第二側。包含不同於第一導電材料之材料的第一特徵(例如，元件23、32、322、421、422、423、501)形成於閘極電極內，其中第一特徵經組態以在通道區域之部分內誘發應力。
熟習此項技術者亦可瞭解，根據另一實施例，下一段落中所描述之裝置中之渠溝控制結構進一步包括位於閘極電極下方之屏蔽電極(例如，元件21)，其中屏蔽電極藉由介電層而與半導體材料區域相間隔開，其中第二特徵(例如，元件233、323、431、432、511)形成於屏蔽電極內，其中第二特徵經組態以在半導體裝置之漂移區域內誘發應力。
熟習此項技術者亦可瞭解，根據又一實施例，具有增強流動性之絕緣閘極場效電晶體結構包含具有第一導電類型、第一主表面及對置於第一主表面之第二主表面的半導體材料區域，其中第二主表面處之半導體材料區域組態為汲極區域。渠溝結構形成於半導體材料區域內，渠溝結構包含：形成於渠溝之下部分中的屏蔽電極(例如，元件21)，其中屏蔽電極藉由第一介電層而與半導體材料區域相間隔開；形成於渠溝之上部分中的閘極電極(例如，元件28)，其中閘極電極藉由第二介電層而與半導體材料區域相間隔開且藉由第三介電層而與屏蔽電極相間隔開。具有與第一導電類型相反之第二導電類型的主體區域形成於半導體材料區域內且相鄰於渠溝結構，其中閘極電極經組 態以在主體區域內形成通道區域(例如，元件45)。具有第一導電類型之源極區域(例如，元件33)以與主體區域相鄰相接之關係形成，且具有相鄰於渠溝結構的第一側及對置於第一側的第二側。第一區域(例如，23、32、322、421、422、423、501)形成於閘極電極內，且包含在半導體材料區域內相鄰於渠溝控制結構處傳播應力以提供增強流動性的材料。
熟習此項技術者亦可瞭解，根據一額外實施例，一種用於形成半導體裝置之方法包含以下步驟：提供具有主表面之半導體材料區域；以及在半導體材料區域中形成渠溝控制結構，渠溝控制結構包括上覆於渠溝控制結構之側壁表面的閘極介電層，包含第一導電材料且上覆於閘極介電層的閘極電極(例如，元件28)，以及包含不同於第一導電材料之材料且位於閘極電極內的第一特徵(例如，元件23、32、322、421、422、423、501)。方法包括在半導體材料區域內且相鄰於渠溝控制結構處形成主體區域，其中渠溝控制結構經組態以在主體區域內形成通道區域(例如，元件45)。方法包括在主體區域內形成具有相鄰於渠溝控制結構之第一側及對置於第一側之第二側的源極區域，其中第一特徵經組態以在通道區域之部分內誘發應力。
熟習此項技術者亦可瞭解，根據另一實施例，一種用於形成具有增強流動性之半導體裝置的方法包含以下步驟：提供具有主表面及漂移區域之半導體材料，其中裝置組態為垂直型功率半導體裝置。方法包括在半導體材料區域中 形成渠溝控制結構，渠溝控制結構包括上覆於渠溝控制結構之側壁表面的閘極介電層及包含第一導電材料且上覆於閘極介電層的閘極電極。方法包括：在半導體材料區域內且相鄰於渠溝控制結構形成主體區域，其中渠溝控制結構經組態以在主體區域內形成通道區域(例如，元件45)；以及在主體區域內形成源極區域。方法包括以與半導體材料相間隔開之關係形成介電特徵(例如，元件23、231、32、62、322、334、411、420、421、501)，其中介電特徵形成在鄰近通道區域處傳播應力的受壓區域。
熟習此項技術者亦可瞭解，根據另一實施例，下一段落中所描述之方法中的形成介電特徵之步驟包含以下步驟：形成延伸穿過源極區域以形成第一及第二源極區域部分的接觸渠溝；以及上覆於接觸渠溝之曝露側壁及下表面形成介電層，其中介電層具有上覆於側壁表面且鄰接第一及第二源極區域部分的較厚部分(例如，元件62)，且其中介電特徵包含較厚部分。
熟習此項技術者亦可瞭解，根據另一實施例，下一段落中所描述之方法中的形成渠溝控制結構之步驟包含以下步驟：上覆於主表面形成具有開口的硬式光罩層(例如，元件91)；在半導體材料內穿過開口形成渠溝；上覆於渠溝之側壁形成閘極介電層；以及在主表面下方形成凹陷於渠溝內的閘極電極。同時，形成介電特徵之步驟包含以下步驟：使用硬式光罩層作為氧化遮罩來氧化渠溝之側壁的上部分，以上覆於主表面鄰近渠溝之部分(例如，元件418)且 在硬式光罩層下方形成介電特徵(例如，元件411)；且其中形成源極區域之步驟包含在主體區域內鄰近介電區域及閘極電極處形成源極區域。另外，方法進一步包含以下步驟：在鄰近源極區域處形成接觸渠溝之步驟，其中形成接觸渠溝之步驟沿著源極區域之部分形成傾斜側壁(例如，源極331)；以及在接觸渠溝內形成接觸層。
出於說明之簡便及清晰的目的，附圖中之元件並未按比例繪製，且不同附圖中之相同元件符號通常表示相同元件。另外，出於描述之簡便的目的，可省略已知步驟及元件之描述及詳情。如本文所使用之電流載運電極意謂裝置之穿過裝置載運電流的元件，諸如MOS電晶體之源極或汲極，或雙極電晶體之發射極或集電極，或二極體之陰極或陽極，且控制電極意謂裝置之穿過裝置控制電流的元件，諸如MOS電晶體之閘極，雙極電晶體之基極。儘管本文中將裝置描述為特定N型通道裝置，熟習此項技術者應瞭解，根據本文之描述，P型通道裝置及互補裝置亦可行。出於圖式之清晰的目的，裝置結構之摻雜區域圖示為具有通常之直線邊緣及精確的角形轉角。然而，熟習此項技術者理解，由於摻雜劑之擴散及活化，摻雜區域之邊緣通常並非直線，且拐角並非精確的角度。
此外，結合半導體區域或基板使用術語「主表面」時，意謂半導體區域或基板之與諸如介電質或絕緣體、導體、多晶半導體之另一材料形成界面的表面。主表面可在x、y 及z方向上具有變化之各向異性。
另外，本描述內容之結構可實施為單元式基座設計(其中主體區域為複數個不同之獨立單元或條狀區域)或單個基座設計(其中主體區域為呈狹長圖案形成之單個區域，通常呈蛇形圖案或具有相連之附加物的中心部分)。然而，出於便於理解的目的，本發明之一實施例將始終描述為單元式基座設計。應理解，本發明意欲涵蓋單元式基座設計與單個基座設計兩者。
大體而言，本文之描述係關於一種功率半導體裝置。在一實施例中，功率半導體裝置包括渠溝閘極電極結構。在另一實施例中，功率半導體裝置亦可包括屏蔽電極結構。在功率半導體裝置之預定位置誘發或傳播之應力的特徵以與渠溝閘極電極結構、屏蔽電極結構、相鄰接觸區域及其間區域，或以上各者之組合相間隔開之關係形成。該等特徵增強載流子流動性，此又改良諸如導通電阻之裝置效能參數。
圖1展示半導體裝置10或單元10之部分剖視圖，該半導體裝置10或單元10具有經組態以在裝置10之預定位置或區域內生成、傳播、誘發或產生應力的特徵或結構。裝置10以及本文所描述之其他裝置可包含整合為獨立裝置及/或與其他功能性整合為功率積體電路的複數個此類裝置。
在此實施例中，裝置10可組態為垂直型功率MOSFET結構，但應理解，本文之描述亦適用於側向型功率MOSFET結構，絕緣閘極雙極電晶體(IGBT)、MOS閘控式閘流電晶 體等。裝置10包括半導體材料區域、半導體材料或半導體區域11，其可例如為具有自約0.001歐姆-公分至約0.005歐姆-公分之範圍內之電阻率的n型矽基板12。基板12可摻雜有磷或砷。在所示之實施例中，基板12提供裝置10之汲極區域、汲極接觸或第一電流載運接觸。
半導體層、漂移區域或延伸汲極區域14可形成於基板12中、上或經形成以上覆於基板12。在一實施例中，半導體層14可藉由使用半導體磊晶成長技術而形成。或者，半導體層14可藉由使用半導體摻雜及擴散技術而形成。在一適用於50伏裝置的實施例中，半導體層14可為具有每立方公分約1.0x1016個原子之摻雜劑濃度的n型半導體層，且可具有自約3微米至約5微米的厚度。半導體層14的厚度及摻雜劑濃度可視裝置10所要之汲-源擊穿電壓(BVDSS)等級而增大或減小。在另一實施例中，半導體層14可包含具有不同摻雜劑濃度以及厚度之複數個磊晶層。在另一實施例中，半導體層14可包含具有階化之摻雜劑剖面的單個磊晶層。在一替代實施例中，基板12之導電類型可更改為與半導體層14之導電類型相反，以便形成(例如)IGBT實施例。
裝置10亦包括自半導體材料11之主表面18延伸的主體、基座或摻雜區域31。主體區域31可具有與半導體層14之導電類型相反的導電類型。在此實例中，主體區域31為p型導電。主體區域31具有經組態以用於形成反向層的摻雜劑濃度，該等反向層用作裝置10之導電通道或通道區域45。主體區域31可自主表面18延伸至一定深度，例如，自約 0.5微米至約2.0微米之深度。在此實施例中，n型源極區域、電流導電區域或電流載運區域33形成於主體區域31內、中或經形成以上覆於主體區域31，且可自主表面18延伸至一定深度，例如，自約0.1微米至約0.5微米之深度。p型主體接觸、增強區域或接觸區域36可形成於主體區域31中，且通常經組態以提供對主體區域31之較低接觸電阻。
裝置10可進一步包括渠溝控制、渠溝閘極或渠溝結構19，其通常自主表面18沿著實質上垂直之方向延伸。或者，渠溝控制結構19或其部分可具有錐形形狀。渠溝結構19包括渠溝22，其可形成於半導體材料區域11內。舉例而言，渠溝22可具有自約1.5微米至約2.5微米，或者更淺或更深的深度。在一實施例中，渠溝22可延伸以完全穿過半導體層14至基板12中。在另一實施例中，一或多個渠溝22可在半導體層14內終止。
在此實施例中，介電層、絕緣層、場絕緣層或區域24形成於渠溝22之下部分上。在一實施例中，絕緣層24可為氧化矽，且可具有自約0.1微米至約0.2微米之厚度。另外，層24之厚度可視所要之汲-源擊穿電壓(BVDSS)而增大或減小。屏蔽電極21通常以實質上定位於渠溝22之下部分之中心相鄰於絕緣層24而形成。在一實施例中，屏蔽電極21包括摻雜之多晶半導體材料。在其他實施例中，屏蔽電極21可包含其他導電材料。
介電或絕緣層26通常沿著渠溝22之上側壁部分形成，且可組態為閘極介電區域或層。以實例說明，絕緣層26通常 包含氧化物、氮化物、氧化鉭、氧化鈦、鈦酸鋇鍶、氧化鉿及以上各者之組合等。在一實施例中，絕緣層26包含氧化矽，且可具有自約0.01微米至約0.1微米之厚度。在一實施例中，絕緣層24可比絕緣層26厚。介電或絕緣層27通常經形成以上覆於屏蔽電極21，且在一實施例中，絕緣層27可具有大於絕緣層24及絕緣層26之厚度或處於其間的厚度。在一實施例中，絕緣層27可具有大於絕緣層26之厚度的厚度，藉此可改良氧化物擊穿電壓效能。在一實施例中，絕緣層27可具有介於約0.1微米與約0.3微米之間的厚度。
在此實施例中，渠溝結構19通常包括控制電極或閘極電極28，其相鄰於絕緣層26及27而形成。在一實施例中，閘極電極28可包括摻雜之多晶半導體材料，諸如摻雜有n型摻雜劑之多晶矽。
裝置10進一步包括諸如結構或受壓膜23、231、232及/或233的一或多個特徵，其經組態以在裝置10之預定位置或區域內生成、傳播、誘發或產生應力。此類預定位置可包括通道區域45及/或漂移區域17。以實例說明，結構23、231、232及233包含受壓膜或應力誘發式膜，諸如包括氮化矽、氮氧化矽或氧化矽，及以上各者之組合等的介電膜。或者，結構23、231、232及233可包含諸如矽化物或金屬之導電膜。在其他實施例中，此類結構可包含未摻雜之多晶矽、半絕緣多晶矽(「SIPOS」)等。
在一實施例中，結構23可形成於閘極電極28內且相鄰於 通道區域45。在一實施例中，結構23可實質上定位於閘極電極28之中心。在一實施例中，結構23可安置於距離通道區域45小於或等於約0.2微米處。以實例說明，當裝置10包含n型通道裝置時，結構23通常經組態以在半導體材料區域11內鄰近通道區域45處產生諸如拉伸應力之應力。以另一種方式陳述，結構23經受壓縮應力以在半導體材料區域11內鄰近通道區域45處產生拉伸應力。當裝置10包含p型通道裝置時，結構23經受拉伸應力以在鄰近通道區域45處產生壓縮應力。
結構231可經形成以上覆於閘極電極28或鄰近閘極電極28之上表面。結構231經組態以在鄰近通道區域45之源極末端處產生諸如拉伸應力之應力。以另一種方式陳述，結構231可經受壓縮應力以在半導體材料區域11內鄰近通道區域45之源極末端處產生拉伸應力。當裝置10包含p型通道裝置時，結構231可經受拉伸應力以在鄰近通道區域45處產生壓縮應力。
結構232可經形成以上覆於屏蔽電極21。結構232經組態以(例如)在鄰近通道45之汲極末端處及鄰近漂移區域17處產生諸如拉伸應力之應力。以另一種方式陳述，結構232可經受壓縮應力以在半導體材料區域11內鄰近通道區域45之汲極末端處及鄰近漂移區域17處產生拉伸應力。當裝置10包含p型通道裝置時，結構232可經受拉伸應力以在鄰近通道區域45之汲極末端處及鄰近漂移區域17處產生壓縮應力。
結構233可形成於屏蔽電極21內。結構233經組態以(例如)在鄰近通道區域45之汲極末端處及鄰近漂移區域17處產生諸如拉伸應力之應力。以另一種方式陳述，結構233可經受壓縮應力以在半導體材料區域11內鄰近通道區域45之汲極末端處及鄰近漂移區域17處產生拉伸應力。當裝置10包含p型通道裝置時，結構233可經受拉伸應力以在鄰近通道區域45之汲極末端處及鄰近漂移區域17處產生壓縮應力。
應理解，裝置10可使用結構23、231、232及233中之一或多者。另外，結構23、231、232及233可包含條狀體。在一實施例中，結構23及233之橫截面可為矩形，且其橫截面之長邊分別實質上平行於通道區域45及漂移區域17而延伸。在其他實施例中，長邊可實質上垂直於通道區域45而延伸。在一實施例中，結構23可具有等於或大於通道45之長度的長度。在一實施例中，結構23可具有小於通道45之長度的長度。
根據本實施例，結構23、231、232及233增大載流子流動性，此又會減小裝置10之導通電阻。以實例說明，模擬結果說明此類結構可減小導通電阻至少5%至30%。結構23、231、232及/或233之一個益處為此等結構可有助於裝置之主動區域收縮，此可意謂給定區域內之更多功能性元件或實際晶片尺寸之縮小。此等結構之模擬提出主動區域縮減約5%至30%。
層間介電(ILD)、介電或絕緣層41經形成以上覆於主表 面18及形成於渠溝結構19上方。在一實施例中，介電層41包含氧化矽，且可具有自約0.4微米至約1.0微米之厚度。在一實施例中，介電層41包含摻雜有磷或摻雜有硼及磷的經沈積之氧化矽。在一實施例中，介電層41可經平坦化以提供更均一之表面構型，此舉改良可製造性。
導電區域或插塞43形成為穿過介電層41中之開口、接觸渠溝或通孔以及半導體層14之部分，以便穿過接觸區域36提供電接觸至源極區域33及主體區域31。在一實施例中，導電區域43為導電插塞或插塞結構。在一實施例中，導電區域43包含導電障壁結構或襯墊及導電填充材料。在一實施例中，障壁結構包括金屬/金屬氮化物組態，諸如鈦/氮化鈦等。在另一實施例中，障壁結構可進一步包括金屬硫化物結構。在一實施例中，導電填充材料包括鎢。在一實施例中，導電區域43經平坦化以提供更均一之表面構型。
導電層44可經形成以上覆於主表面18，且導電層46可經形成以上覆於半導體材料11之對置於主表面18的表面。導電層44及46通常經組態以提供裝置10之個別裝置組件與下一總成階層之間的電連接。在一實施例中，導電層44為鈦/氮化鈦/鋁銅合金等，且組態為源極電極或端子。在一實施例中，導電層46為可焊式金屬結構，諸如鈦鎳銀合金、鉻鎳金合金等，且組態為汲極電極或端子。在一實施例中，另一鈍化層(未圖示)經形成以上覆於導電層44。在一實施例中，屏蔽電極21(在另一平面)連接至導電層44，以使得屏蔽電極21組態為使用裝置10時，屏蔽電極21與源極 區域33處於同一電勢。在另一實施例中，屏蔽電極21可經組態以獨立經受偏壓。在另一實施例中，屏蔽電極21之部分可電連接至閘極電極28。
在一實施例中，裝置10之運行如下進行。假定源極電極(或輸入端子)(導電層44)及屏蔽電極21在0伏之電勢VS下運行，閘極電極28接收4.5伏之控制電壓VG，該控制電壓VG高於裝置10之導電臨限值，且汲極電極(或輸出端子)(導電層46)在低於2.0伏之汲極電勢VD下運行。VG及VS之值引起相鄰於閘極電極28之主體區域31反向以形成通道45，該通道45電連接至半導體層14之源極區域33。裝置電流IDS，其來自汲極電極(導電層46)，且途經半導體層14、通道45及源極區域33到達源極電極(導電層44)。在一實施例中，IDS大約為10.0安培。根據本發明，結構23、231、232及/或233傳播應力至半導體材料區域11，此舉增大通道45及/或漂移區域17內之載流子流動性。此舉又會減小裝置10之導通電阻。若要將裝置10切換至斷開狀態，則向閘極電極28施加低於裝置10之導電臨限值之控制電壓VG(例如，VG<2.5伏)。此舉移除通道區域45，且IDS不再流經裝置10。
圖2展示根據第二實施例之半導體裝置20之部分剖視圖。裝置20類似於裝置10，但包括經組態以在裝置20之預定位置或區域內生成、傳播、誘發或產生應力的替代特徵或結構。具體而言，裝置20可包括一或多個結構32、322及323，其可包含受壓膜或應力誘發式膜，諸如包括氮化矽、氮氧化矽或氧化矽，及以上各者之組合等的介電膜。 或者，結構32、322及323可包含諸如矽化物或金屬之導電膜。此外，此類結構可包含未摻雜之多晶矽或SIPOS。在一實施例中，結構32、322及323安置於距離想要誘發應力之區域小於或等於約0.2微米內。
在此實施例中，結構32可形成於閘極電極28內，以在通道區域45內誘發諸如拉伸應力之應力。以另一種方式陳述，當裝置20包含n型通道裝置時，結構32可經受壓縮應力以在半導體材料區域11內鄰近通道區域45處產生拉伸應力。當裝置20包含p型通道裝置時，結構32可經受拉伸應力以在鄰近通道區域45處產生壓縮應力。以實例說明，結構32可為具有矩形橫截面之複數個間隔開之條狀體，其橫截面之長邊近似平行於通道區域45而安置。在其他實施例中，長邊可近似垂直於通道區域45而安置。應理解，結構32可包含一或多個結構。
結構322可安置於(例如)閘極電極28之下部及外部末端部分處。結構322經組態或安置以在半導體材料區域11(例如，半導體層14)內鄰近通道區域45之汲極末端處及鄰近漂移區域17處誘發或傳播諸如拉伸應力之應力。以另一種方式陳述，當裝置20包含n型通道裝置時，結構322可經受壓縮應力以在鄰近通道區域45處及鄰近漂移區域17處產生拉伸應力。當裝置20包含p型通道裝置時，結構322可經受拉伸應力以在鄰近通道區域45處及鄰近漂移區域17處產生壓縮應力。
結構323可安置於(例如)屏蔽電極21內，且可為具有矩 形橫截面之間隔開之一對條狀體，其橫截面之長邊近似垂直於通道區域45之方向而安置。在另一實施例中，結構323之長邊可近似平行於通道區域45之方向而安置。結構322經組態或安置以在漂移區域17內誘發或傳播諸如拉伸應力之應力。以另一種方式陳述，當裝置20包含n型通道裝置時，結構323可經受壓縮應力以在鄰近漂移區域17處產生拉伸應力。當裝置20包含p型通道裝置時，結構323可經受拉伸應力以在鄰近漂移區域17處產生壓縮應力。根據本實施例，結構32、322及323增大受壓區域中之載流子流動性，此又減小裝置20之導通電阻。
圖3為根據另一實施例之裝置30之部分剖視圖。裝置30類似於裝置10及20。裝置30進一步包括可安置於導電結構43內、附近或下方的結構334，且經組態或安置以在鄰近通道45之源極末端處誘發應力。結構334包含受壓膜或應力誘發式膜，諸如包括氮化矽、氮氧化矽，或氧化矽，或未摻雜之多晶矽、SIPOS，或以上各者之組合等的介電膜。結構334可單獨使用，或可與本文所描述之任何應力誘發式結構一起使用。當裝置30包含n型通道裝置時，結構334可經受壓縮應力以在鄰近通道區域45之源極末端處產生拉伸應力。當裝置30包含p型通道裝置時，結構334可經受拉伸應力以在鄰近通道區域45之源極末端處產生壓縮應力。
圖4為根據又一實施例之裝置40之部分剖視圖。裝置40類似於裝置10及20，且進一步包括用於在裝置40內多個區 段內誘發或傳播應力的複合或多層結構420及430。舉例而言，當裝置40為n型通道裝置時，結構420及430可經受壓縮應力以在多個區段內誘發拉伸應力。或者，當裝置40包含p型通道裝置時，結構420及430可經受拉伸應力以在多個區段內誘發壓縮應力。
複合結構420可包括多層，該等多層包括不同材料。舉例而言，複合結構420形成或安置於閘極電極28內，以在鄰近通道區域45處或通道區域45內誘發應力。在一實施例中，複合結構420可包括由一種材料形成之區域422，其夾置或安置於由不同材料形成之一對區域421之間。舉例而言，區域422可包含氧化物，且區域421可包含氮化物或導電材料，諸如矽化物。或者，區域422可包含氮化物，且區域421可包含氧化物或導電材料，諸如矽化物。在選用實施例中，裝置40可包括複合結構430，其包括由一種材料形成之區域432，該區域432夾置或安置於由不同材料形成之一對區域431之間。舉例而言，區域432可包含氧化物，且區域431可包含氮化物或導電材料，諸如矽化物。或者，區域432可包含氮化物，且區域431可包含氧化物或導電材料，諸如矽化物。應理解，結構420及430可得以旋轉。舉例而言，結構420及430可自圖4所示之角度旋轉90度。
圖5為根據又一實施例之裝置50之部分剖視圖。裝置50類似於裝置10及20。裝置50包括用於在裝置50之特定或預定位置或部分內誘發應力的結構501及(視情況)511。舉例 而言，當裝置50包含n型通道裝置時，結構501及511可經受壓縮應力以在預定位置或部分內誘發拉伸應力。或者，當裝置50包含p型通道裝置時，結構501及511可經受拉伸應力以在特定位置或部分內誘發壓縮應力。在此實施例中，結構501可呈「U」形或馬蹄形形狀，其具有底座部分502及自底座部分502延伸之旁側部分503。底座部分502可比旁側部分503厚。結構501包含受壓膜或應力誘發式材料，諸如包括氮化矽、氮氧化矽或氧化矽，或未摻雜之多晶矽，或SIPOS，或以上各者之組合等的介電膜。或者，結構501可包含導電膜，諸如矽化物或金屬。結構501安置於閘極電極28內，以用於在(例如)通道區域45中誘發應力。在一實施例中，結構501可自圖5所示之定向反向或旋轉180度。結構511之另一優勢為可減小閘極電極28與屏蔽電極21之間的電容。
結構511為二分或通過該屏蔽電極21之條狀結構。結構511包含類似於針對結構233及323所描述之彼等材料的材料。結構511可安置於屏蔽電極21內，以用於在(例如)漂移區域17中誘發應力。應理解，結構501亦可用於屏蔽電極21內。
圖6至圖8為處於諸多製造步驟之裝置60的部分剖視圖，其圖示在源極區域33內形成區域362之方法，該等區域362經組態以在通道45之源極末端內誘發應力。圖6展示在穿過ILD層41、源極區域33之部分形成接觸開口61並延伸至主體區域31中之後的裝置60。隨後，如圖7所示，可使用 熱氧化製程來沿著源極區域33及主體區域31之曝露部分形成絕緣層。在一實施例中，在自約825℃至約925℃之溫度下並歷時自約3分鐘至約10分鐘來形成濕氧化物。藉由此製程，在鄰近源極區域33處具有較厚部分62及在鄰近主體區域31處具有較薄部分63之絕緣層得以形成。較厚部分62提供偏移以便將摻雜劑併入主體區域31中，從而形成增強區域36。接著，如圖8所示，可隨後移除絕緣層，且在接觸開口61內形成導電區域43。吾人發現，使用上文所描述之用於形成具有較厚部分62之絕緣層的製程形成具有增大應力之區域362，有益於傳播應力至通道區域45。具體而言，吾人發現，區域362可減小導通電阻約3%至6%。
圖9至圖12為處於諸多製造步驟之裝置90的部分剖視圖，其圖示在源極區域33內形成區域462之方法，該等區域462經組態以在通道區域45之源極末端內或鄰近處誘發應力。圖9展示閘極電極28形成之後的裝置90。舉例而言，如圖9所示，當閘極電極28包含摻雜之多晶矽時，使用矽凹陷蝕刻法來蝕刻主表面18下方之多晶矽。針對此步驟，形成閘極電極28時可使用硬式光罩層91。在一實施例中，硬式光罩層91可為諸如氮化矽之非氧化膜，其經形成以上覆於介電層261。在此實施例中，介電層261可為氧化矽。
根據此實施例，在下一步驟中，在介於850℃與950℃之間之溫度下將閘極電極28之上表面及渠溝之上表面曝露至濕式氧化製程，藉以形成介電膜410。介電膜410可具有自 約0.075微米至約0.35微米或更厚之厚度。硬式光罩層91使得介電膜410以「鳥喙」狀形式橫向形成於硬式光罩層91下方。亦即，介電膜410包括懸垂於主表面18之部分418上方的部分411。
在後續步驟中，可如圖11所示形成主體區域31、源極區域33及ILD層41。在一實施例中，可形成ILD層41以與硬式光罩層91自對準。在一實施例中，可形成ILD層41且隨後使用硬式光罩層91作為終止層將其平坦化。隨後可移除硬式光罩層91。此外，根據本實施例，使用諸如矽蝕刻之蝕刻法來蝕刻穿過源極區域33達到主體區域31，從而形成主體接觸區域36，如圖12所示。圖10所示之介電膜410之部分411經組態以懸垂並阻擋或遮罩矽蝕刻，此將源極區域33形成為狹長或狹縫狀形狀。在一實施例中，使用傾斜矽蝕刻法來形成源極區域33之傾斜側壁331，如圖12所示。在後續步驟中，可形成導電層或插塞43。應發現，用以形成包括部分411之介電層410的濕式氧化製程以及傾斜矽蝕刻法導致源極區域33內產生具有增大應力之區域462。具有增大應力之區域462有益於傳播應力至通道區域45，且模擬結果表明導通電阻可減小高達20%。
圖13至圖15為處於較早製造階段之裝置100的部分剖視圖。裝置100經製造以(例如)包括特徵423，其經組態以在裝置100之預定位置或區域內生成、傳播、誘發或產生應力。圖13展示處於中間步驟之裝置100，其介電堆疊379經形成以上覆於半導體材料區域11之主表面18。在此中間步 驟，絕緣之屏蔽電極21已形成於渠溝22之下部分內。在形成絕緣層27之後，可沈積多晶半導體層以上覆於或相鄰於介電堆疊379、絕緣層26及絕緣層27。在一實施例中，多晶半導體層可為可經原位摻雜或在沈積之後摻雜的多晶矽。隨後可使用各向異性蝕刻法來形成相鄰於絕緣層26之間隔層281，如圖13所示。
在一實施例中，可相鄰於間隔層281來形成層381。在一實施例中，層381經組態以用於在裝置100之特定或預定位置或部分內誘發應力。舉例而言，當裝置100包含n型通道裝置時，層381可經受壓縮應力以在預定位置或部分內誘發拉伸應力。或者，當裝置100包含p型通道裝置時，層381可經受拉伸應力以在特定位置或部分內誘發壓縮應力。層381可包含一或多種材料，諸如包括氮化矽、氮氧化矽，或氧化矽，或未摻雜之多晶矽，或SIPOS，或以上各者之組合等的介電膜。在一實施例中，層381可包含矽化物材料。在一實施例中，可省略層381。
在後一步驟，相鄰於層381及介電堆疊379形成在裝置100之半導體層14內誘發應力之膜或層，且隨後回蝕以形成結構423，如圖14所示。若使用層381，則亦可回蝕層381以使其具有結構423。在一實施例中，結構423經組態以在裝置100之特定或預定位置或部分內誘發應力。舉例而言，當裝置100包含n型通道裝置時，結構423可經受壓縮應力以在預定位置或部分內誘發拉伸應力。或者，當裝置100包含p型通道裝置時，結構423可經受拉伸應力以在 特定位置或部分內誘發壓縮應力。在一實施例中，結構423可包含一或多種材料，諸如包括氮化矽、氮氧化矽，或氧化矽，或未摻雜之多晶矽，或SIPOS，或以上各者之組合等的介電膜。或者，結構423可包含諸如矽化物或金屬之導電膜。
在後一步驟，可進一步回蝕結構423(及層381)至渠溝22內之預定位置處，如圖15所示。在後一步驟，可形成導電部分或區域282以上覆於結構423，且導電部分282與間隔層281一起形成閘極電極280。如圖所示，主體區域31形成於半導體材料區域11內。在此實施例中，結構381及/或423可經組態或安置以在通道區域45及漂移區域17之上部分內誘發應力。在一實施例中，結構423及層381形成用於誘發應力之特徵，其包括鄰近通道區域45之汲極末端處的底座部分635及自底座部分向主表面18延伸之一對突出部或尖頭突出部636。
鑒於上述全部描述內容，明顯揭示了一種新穎之裝置及方法。包括(但並不限於)在控制結構、接觸結構或電流載運區域中形成一或多個結構，該或該等結構在裝置之特定區域內傳播應力，以便提供改良載流子流動性並減小導通電阻的非預期優勢。舉例而言，在鄰近垂直型功率MOSFET裝置之通道區域處的導電閘極電極內安置介電膜，此舉可增大通道區域內之載流子流動性。
儘管已參照本發明之特定實施例描述並說明本發明之標的，但本發明不欲限於此等說明性實施例。熟習此項技術 者應認識到，可進行諸多變化及修改而並不脫離本發明之精神。因此，意欲將本發明之所有此等變化及修改涵蓋於所附申請專利範圍之範疇內。
10‧‧‧半導體裝置
11‧‧‧半導體材料區域
12‧‧‧基板
14‧‧‧半導體層
17‧‧‧漂移區域
18‧‧‧主表面
19‧‧‧渠溝控制結構
20‧‧‧半導體裝置
21‧‧‧屏蔽電極
22‧‧‧渠溝
23‧‧‧結構
24‧‧‧絕緣層
26‧‧‧絕緣層
27‧‧‧絕緣層
28‧‧‧閘極電極
30‧‧‧裝置
31‧‧‧主體區域
32‧‧‧結構
33‧‧‧源極區域
36‧‧‧主體接觸區域
40‧‧‧裝置
41‧‧‧層間介電層
43‧‧‧導電區域
44‧‧‧導電層
45‧‧‧通道區域
46‧‧‧導電層
50‧‧‧裝置
60‧‧‧裝置
61‧‧‧接觸開口
62‧‧‧較厚部分
63‧‧‧較薄部分
90‧‧‧裝置
91‧‧‧硬式光罩層
100‧‧‧裝置
231‧‧‧結構
232‧‧‧結構
233‧‧‧結構
261‧‧‧介電層
280‧‧‧閘極電極
281‧‧‧間隔層
282‧‧‧導電部分
322‧‧‧結構
323‧‧‧結構
331‧‧‧傾斜側壁
334‧‧‧結構
362‧‧‧區域
379‧‧‧介電堆疊
381‧‧‧層
410‧‧‧介電膜
411‧‧‧介電膜410之部分
418‧‧‧主表面18之部分
420‧‧‧結構
421‧‧‧區域
422‧‧‧區域
423‧‧‧結構
430‧‧‧結構
431‧‧‧區域
432‧‧‧區域
462‧‧‧區域
502‧‧‧底座部分
503‧‧‧旁側部分
511‧‧‧結構
635‧‧‧底座部分
636‧‧‧尖頭突出部
VS‧‧‧電勢
VG‧‧‧控制電壓
IDS‧‧‧裝置電流
圖1圖示根據本發明之第一實施例之半導體結構的部分剖視圖；圖2圖示根據本發明之第二實施例之半導體結構的部分剖視圖；圖3圖示根據本發明之第三實施例之半導體結構的部分剖視圖；圖4圖示根據本發明之第四實施例之半導體結構的部分剖視圖；圖5圖示根據本發明之第五實施例之半導體結構的部分剖視圖；圖6至圖8圖示處於根據本發明之方法之諸多製造階段的半導體裝置的部分剖視圖；圖9至圖12圖示處於根據本發明之另一方法之諸多製造階段的另一半導體裝置的部分剖視圖；以及圖13至圖15圖示處於根據本發明之諸多製造階段的又一半導體裝置的部分剖視圖。
10‧‧‧半導體裝置
11‧‧‧半導體材料區域
12‧‧‧基板
14‧‧‧半導體層
17‧‧‧漂移區域
18‧‧‧主表面
19‧‧‧渠溝控制結構
21‧‧‧屏蔽電極
22‧‧‧渠溝
23‧‧‧結構
24‧‧‧絕緣層
26‧‧‧絕緣層
27‧‧‧絕緣層
28‧‧‧閘極電極
31‧‧‧主體區域
33‧‧‧源極區域
36‧‧‧主體接觸區域
41‧‧‧層間介電層
43‧‧‧導電區域
44‧‧‧導電層
45‧‧‧通道區域
46‧‧‧導電層
231‧‧‧結構
232‧‧‧結構
233‧‧‧結構

Claims (10)

  1. 一種半導體裝置，其包含：一半導體材料區域，其具有一主表面；一渠溝控制結構，其形成於該半導體材料區域中，該渠溝控制結構包括一閘極介電層，其經形成以相鄰於該渠溝控制結構之側壁表面，及包含一第一導電材料之一閘極電極，其經形成以上覆於該閘極介電層；一主體區域，其形成於該半導體材料區域內且相鄰於該渠溝控制結構，其中該渠溝控制結構經組態以在該主體區域內形成一通道區域，其中該通道區域包括一源極末端及一汲極末端；一源極區域，其形成於該半導體材料區域內，該源極區域具有相鄰於該渠溝控制結構的一第一側及對置於該第一側的一第二側；以及一第一特徵，其包含不同於該第一導電材料之一材料且形成於該閘極電極內，其中該第一特徵經組態以在該通道區域之部分內誘發應力。
  2. 如請求項1之裝置，其中該渠溝控制結構進一步包括位於該閘極電極下方之一屏蔽電極，其中該屏蔽電極藉由一介電層而與該半導體材料區域相間隔開，且其中該裝置進一步包含形成於該屏蔽電極內之一第二特徵，且其中該第二特徵經組態以在該半導體裝置之一漂移區域內誘發應力。
  3. 一種具有增強流動性之絕緣閘極場效電晶體結構，其包 含：一半導體材料區域，其具有一第一導電類型、一第一主表面及對置於該第一主表面之一第二主表面，其中該第二主表面處之該半導體材料區域組態為一汲極區域；一渠溝結構，其形成於該半導體材料區域內，該渠溝結構包含形成於一渠溝之一下部分中的一屏蔽電極，其中該屏蔽電極藉由一第一介電層而與該半導體材料區域相間隔開；形成於該渠溝之一上部分中的一閘極電極，其中該閘極電極藉由一第二介電層而與該半導體材料區域相間隔開且藉由一第三介電層而與該屏蔽電極相間隔開；一主體區域，其具有與該第一導電類型相反之一第二導電類型，該主體區域形成於該半導體材料區域內且相鄰於該渠溝結構，其中該閘極電極經組態以在該主體區域內形成一通道區域；具有該第一導電類型之一源極區域，其以與該主體區域相鄰相接之關係形成，且具有相鄰於該渠溝結構的一第一側及對置於該第一側的一第二側；以及一第一區域，其形成於該閘極電極內，且包含在該半導體材料區域內相鄰於該渠溝控制結構處傳播應力以提供該增強流動性的一材料。
  4. 如請求項3之結構，其進一步包含一第二區域，其形成於該屏蔽電極內，且包含在該結構之一漂移區域內傳播應力以提供該增強流動性的一材料。
  5. 如請求項3之結構，其進一步包含一第二區域，其經形成以相鄰於該源極區域之該第二側，且包含在鄰近該通道區域之一源極末端處傳播應力的一材料。
  6. 一種用於形成一半導體裝置之方法，其包括以下步驟：提供具有一主表面之一半導體材料區域；在該半導體材料區域中形成一渠溝控制結構，該渠溝控制結構包括上覆於該渠溝控制結構之側壁表面的一閘極介電層，包含一第一導電材料且上覆於該閘極介電層的一閘極電極，及包含不同於該第一導電材料之一材料且位於該閘極電極內的一第一特徵；在該半導體材料區域內且相鄰於該渠溝控制結構形成一主體區域，其中該渠溝控制結構經組態以在該主體區域內形成一通道區域；以及在該主體區域內形成一源極區域，該源極區域具有相鄰於該渠溝控制結構的一第一側及對置於該第一側的一第二側，其中該第一特徵經組態以在該通道區域之部分內誘發應力。
  7. 如請求項6之方法，其中形成該渠溝控制結構之該步驟包括形成該渠溝控制結構，且其中該第一特徵包含一介電材料，且其中該方法進一步包含在該第一特徵與該通道區域之間形成一第二特徵的步驟，且其中該第二特徵包含不同於該第一特徵及該第一導電材料的一材料，且其中形成該渠溝控制結構之該步驟包括形成該渠溝控制結構，其中該第一特徵之一邊緣距離該通道區域約0.2微 米以內。
  8. 一種用於形成具有增強流動性之一半導體裝置之方法，其包括以下步驟：提供具有一主表面及一漂移區域之一半導體材料，其中該裝置組態為一垂直型功率半導體裝置；在該半導體材料區域中形成一渠溝控制結構，該渠溝控制結構包括上覆於該渠溝控制結構之側壁表面的一閘極介電層，及包含一第一導電材料且上覆於該閘極介電層的一閘極電極；在該半導體材料區域內且相鄰於該渠溝控制結構形成一主體區域，其中該渠溝控制結構經組態以在該主體區域內形成一通道區域；在該主體區域內形成一源極區域；以及以與該半導體材料相間隔開之關係形成介電特徵，其中該等介電特徵形成在鄰近該通道區域處傳播應力的受壓區域。
  9. 如請求項8之方法，其中形成該等介電特徵之該步驟包括以下步驟：形成在該源極區域內延伸以形成第一及第二源極區域部分的一接觸渠溝；以及形成上覆於該接觸渠溝之曝露側壁及下表面的一介電層，其中該介電層具有相鄰於該等側壁表面的較厚部分，且其中該等介電特徵包含該等較厚部分。
  10. 如請求項8之方法，其中形成該渠溝控制結構之該步驟 包括以下步驟：形成一硬式光罩層，該硬式光罩層上覆於該主表面且具有一開口；在該半導體材料內形成穿過該開口之一渠溝；形成上覆於該渠溝之側壁之該閘極介電層；以及在該主表面下方形成凹陷於該渠溝內的該閘極電極，且其中形成該等介電特徵之該步驟包含使用該硬式光罩層作為一氧化遮罩來氧化該渠溝之該等側壁的上部分，以上覆於該主表面鄰近該渠溝之部分且在該硬式光罩層下方形成該等介電特徵；且其中形成該等源極區域之該步驟包含在該主體區域內鄰近該等介電區域及該閘極電極處形成該等源極區域，且其中該方法進一步包含以下步驟：在鄰近該等源極區域處形成接觸渠溝，其中形成該等接觸渠溝之該步驟沿著該等源極區域之部分形成傾斜側壁；以及在該等接觸渠溝內形成接觸層。
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