JP7381335B2 - 半導体装置 - Google Patents

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Description

実施形態は、半導体装置に関する。
電力制御用の半導体装置には、高耐圧および低オン抵抗であることが望まれる。例えば、トレンチゲート構造を有するＭＯＳＦＥＴでは、ゲートトレンチの内部に、ゲート電極に加えてフィールドプレートを配置し、高耐圧および低オン抵抗を実現する。しかしながら、ゲートトレンチ内にフィールドプレートを配置することにより、ソース・ゲート間の寄生容量が大きくなる場合がある。
特開２００８－２７０６０６号公報
実施形態は、ソース・ゲート間の寄生容量を低減した半導体装置を提供する。
実施形態に係る半導体装置は、第１乃至第４電極と、半導体部と、第１乃至第５絶縁部と、を備える。前記半導体部は、前記第１電極と前記第２電極との間に設けられる。前記第３電極は、前記半導体部中に設けられる。前記第４電極は、前記第１電極と前記第３電極との間において、前記半導体部中に設けられる。前記第１絶縁部は、前記半導体部と前記第３電極との間に設けられ、前記半導体部から前記第３電極を電気的に絶縁する。前記第２絶縁部は、前記第２電極と前記第３電極との間に設けられ、前記第２電極から前記第３電極を電気的に絶縁する。前記第３絶縁部は、前記半導体部と前記第４電極との間に設けられ、前記半導体部から前記第４電極を電気的に絶縁する。前記第４絶縁部は、前記第３電極と前記第４電極との間に設けられ、前記第３電極から前記第４電極を電気的に絶縁する。前記第５絶縁部は、前記第４電極内に位置し、前記第１電極から前記第２電極に向かう第１方向に延伸する。前記半導体部は、第１導電形の第１半導体層と、第２導電形の第２半導体層と、前記第１導電形の第３半導体層と、を含み、前記第２半導体層は、前記第１半導体層と前記第２電極との間に設けられ、前記第１絶縁部を介して前記第３電極に向き合い、前記第３半導体層は、前記第２半導体層と前記第２電極との間に設けられ、前記第１絶縁部に接する位置に配置される。前記第３電極は、前記第１方向と交差する第２方向に並んだ第１制御部および第２制御部を含む。前記第４絶縁部は、前記第１制御部と前記第２制御部との間に延伸し、前記第２絶縁部につながるように設けられる。前記第５絶縁部は、前記第４電極中から前記第１制御部と前記第２制御部との間に延伸する絶縁体を含む。
実施形態に係る半導体装置を示す模式断面図である。 実施形態に係る半導体装置の製造過程を示す模式断面図である。 図２に続く製造過程を示す模式断面図である。 図３に続く製造過程を示す模式断面図である。 図４に続く製造過程を示す模式断面図である。 図５に続く製造過程を示す模式断面図である。 図６に続く製造過程を示す模式断面図である。 実施形態の第１変形例に係る半導体装置を示す模式断面図である。 実施形態の第１変形例に係る半導体装置の製造過程を示す模式断面図である。 実施形態の第２変形例に係る半導体装置を示す模式断面図である。 実施形態の第２変形例に係る半導体装置の製造過程を示す模式断面図である。 図１１に続く製造過程を示す模式断面図である。 実施形態の第３変形例に係る半導体装置を示す模式断面図である。 実施形態の第３変形例に係る半導体装置の製造過程を示す模式断面図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
図１は、実施形態に係る半導体装置１を示す模式断面図である。半導体装置１は、例えば、トレンチゲート型のＭＯＳＦＥＴである。
半導体装置１は、半導体部１０と、第１電極（例えば、ドレイン電極２０）と、第２電極（例えば、ソース電極３０）と、第３電極（例えば、ゲート電極４０）と、第４電極（例えば、フィールドプレート５０）と、を備える。
半導体部１０は、ドレイン電極２０とソース電極３０との間に位置する。半導体部１０は、例えば、シリコンである。
ドレイン電極２０は、半導体部１０の裏面上に設けられる。ドレイン電極２０は、例えば、チタニウム、アルミニウムもしくは金などを含む金属層である。ドレイン電極２０は、実装基板上の金属材料と一体化される場合がある。
ソース電極３０は、例えば、半導体部１０の表面上に設けられる。ソース電極３０は、例えば、アルミニウムを含む金属層である。
ゲート電極４０は、例えば、半導体部１０とソース電極３０との間に設けられる。ゲート電極４０は、半導体部１０に設けられたゲートトレンチＧＴの内部に配置される。ゲート電極４０は、例えば、導電性を有するポリシリコンである。
ゲート電極４０は、例えば、第１制御部４０ａと、第２制御部４０ｂと、中間部４０ｃと、を含む。第１制御部４０ａ、第２制御部４０ｂおよび中間部４０ｃは、横方向（例えば、Ｘ方向）に並べて配置される。中間部４０ｃは、第１制御部４０ａと第２制御部４０ｂとの間に位置する。第１制御部４０ａ、第２制御部４０ｂおよび中間部４０ｃは、例えば、図示しない部分において、相互に電気的に接続される。
フィールドプレート５０（以下、ＦＰ５０）は、ゲート電極４０と共にゲートトレンチＧＴの内部に配置される。ＦＰ５０は、ドレイン電極２０とゲート電極４０との間に位置するように設けられる。また、ゲート電極４０は、ソース電極３０とＦＰ５０との間に位置する。ＦＰ５０は、例えば、導電性を有するポリシリコンである。ＦＰ５０は、図示しない部分において、ソース電極３０に電気的に接続される。
図１に示すように、半導体装置１は、第１絶縁部４３、第２絶縁部４５、第３絶縁部５１、第４絶縁部５３および第５絶縁部５５をさらに備える。
第１絶縁部４３は、ゲート電極４０を半導体部１０から電気的に絶縁する。第１絶縁部４３は、半導体部１０と第１制御部４０ａとの間、および、半導体部１０と第２制御部４０ｂとの間に位置し、ゲート絶縁膜として機能する。第１絶縁部４３は、例えば、シリコン酸化膜である。
第２絶縁部４５は、ゲート電極４０をソース電極３０から電気的に絶縁する。第２絶縁部４５は、例えば、ソース電極３０とゲート電極４０との間に設けられる層間絶縁膜である。第２絶縁部４５は、例えば、シリコン酸化膜である。
第３絶縁部５１は、半導体部１０とＦＰ５０との間に設けられる。第３絶縁部５１は、ＦＰ５０を半導体部１０から電気的に絶縁する。第３絶縁部５１は、例えば、シリコン酸化膜である。
第４絶縁部５３は、ゲート電極４０の第１制御部４０ａおよび第２制御部４０ｂと、ＦＰ５０との間に、それぞれ位置する。第４絶縁部５３は、ＦＰ５０をゲート電極４０から電気的に絶縁する。また、第４絶縁部５３は、第１制御部４０ａと中間部４０ｃとの間、および、第２制御部４０ｂと中間部４０ｃとの間にも位置する。第４絶縁部５３は、例えば、シリコン酸化膜である。
第５絶縁部５５は、ＦＰ５０の内部位置する第１部分５５ａと、ＦＰ５０からＺ方向に延伸するように設けられた第２部分５５ｂと、を含む。第２部分５５ｂは、ゲート電極４０と第１部分５５ａとの間に位置する。第２部分５５ｂは、ゲート電極４０とＦＰ５０との間のスペーサとして機能し、ゲート電極４０とＦＰ５０との間の寄生容量を低減する。第５絶縁部５５は、例えば、ボロンおよびリンを含むシリケートガラス、所謂ＢＰＳＧである。ＦＰ５０は、例えば、Ｕ字形の断面形状を有し、その内部に、第５絶縁部５５の第１部分５５ａを含む。
図１に示すように、半導体部１０は、例えば、ｎ形ドリフト層１１と、ｐ形拡散層１３と、ｎ形ソース層１５と、ｐ形コンタクト層１７と、ｎ形ドレイン層１９と、を含む。
ｎ形ドリフト層１１は、低濃度のｎ形不純物を含む。ｎ形ドリフト層１１は、半導体装置１のオフ時における所望の耐圧を実現できる厚さを有する。ＦＰ５０は、ｎ形ドリフト層１１中に位置し、第３絶縁部５１を介して、ｎ形ドリフト層１１に向き合う。
ｐ形拡散層１３は、ｎ形ドリフト層１１とソース電極３０との間に設けられる。ｐ形拡散層１３は、第１絶縁部４３を介して、ゲート電極４０の第１制御部４０ａおよび第２制御部４０ｂに向き合う。
ｎ形ソース層１５は、ｐ形拡散層１３とソース電極３０との間に選択的に設けられる。ｎ形ソース層１５は、第１絶縁部４３に接する位置に配置される。ｎ形ソース層１５は、ｎ形ドリフト層１１のｎ形不純物よりも高濃度のｎ形不純物を含む。
ｐ形コンタクト層１７は、ｐ形拡散層１３とソース電極３０との間に選択的に設けられる。ｐ形コンタクト層１７は、ｐ形拡散層１３のｐ形不純物よりも高濃度のｐ形不純物を含む。
ソース電極３０は、例えば、ｎ形ソース層１５およびｐ形コンタクト層１７に接し、且つ、電気的に接続される。ソース電極３０は、ｐ形コンタクト層１７を介してｐ形拡散層１３に電気的に接続される。
ｎ形ドレイン層１９は、ｎ形ドリフト層１１とドレイン電極２０との間に設けられる。ｎ形ドレイン層１９は、ｎ形ドリフト層１１のｎ形不純物よりも高濃度のｎ形不純物を含む。ドレイン電極２０は、例えば、ｎ形ドレイン層１９に接し、且つ、電気的に接続される。
次に、図２（ａ）～図７（ｂ）を参照して、実施形態に係る半導体装置１の製造方法を説明する。図２（ａ）～図７（ｂ）は、半導体装置１の製造過程を示す模式断面図である。
図２（ａ）に示すように、半導体ウェーハ１００にゲートトレンチＧＴを形成した後、その内面を覆う絶縁膜１０５を形成する。半導体ウェーハ１００は、例えば、ｎ形シリコンウェーハである。半導体ウェーハ１００は、ｎ形ドリフト層１１のｎ形不純物と同じ濃度のｎ形不純物を含む。
ゲートトレンチＧＴは、例えば、異方性ＲＩＥ（Reactive Ion Etching）を用いて、半導体ウェーハを選択的に除去することにより形成される。絶縁膜１０５は、例えば、半導体ウェーハ１００を熱酸化することにより形成される。絶縁膜１０５は、例えば、シリコン酸化膜である。絶縁膜１０５は、ゲートトレンチＧＴの内部に、スペースＳＰ１を残すように形成される。
図２（ｂ）に示すように、絶縁膜１０５の上に導電膜１１０を形成する。導電膜１１０は、ゲートトレンチＧＴの内部において、絶縁膜１０５を覆い、スペースＳＰ２を残すように形成される。
導電膜１１０は、例えば、ＣＶＤ（Chemical Vapor Deposition）を用いて形成されるポリシリコン膜である。導電膜１１０は、例えば、気相拡散によりドーピングされたｎ形不純物を含む。また、導電膜１１０は、例えば、その堆積過程においてドーピングされたｎ形不純物を含んでも良い。
図３（ａ）に示すように、ゲートトレンチＧＴ内のスペースＳＰ２（図２（ｂ）参照）を埋め込むように、絶縁膜１１５を形成する。絶縁膜１１５は、例えば、ＣＶＤを用いて堆積されるＢＰＳＧ膜である。絶縁膜１１５を形成した後、ゲートトレンチＧＴの内部にボイド等を残さないように、ＢＰＳＧ膜の軟化点よりも高い温度で、絶縁膜１１５を熱処理する。
図３（ｂ）に示すように、ゲートトレンチＧＴの内部に埋め込まれた部分を残して、絶縁膜１１５を除去する。絶縁膜１１５は、導電膜１１０の表面を露出させるように、例えば、ドライエッチングを用いて選択的に除去される。
図４（ａ）に示すように、ゲートトレンチＧＴの内部に埋め込まれた部分を残して、導電膜１１０を選択的に除去する。導電膜１１０は、例えば、ゲートトレンチＧＴ内に残される部分の上端１１０Ｔが、半導体ウェーハ１００の表面１００ｆと同じレベルに位置するように除去される。
図４（ｂ）に示すように、ゲートトレンチＧＴの内部に埋め込まれた部分を残して、絶縁膜１０５および絶縁膜１１５を選択的に除去する。これにより、ゲートトレンチＧＴの内部に、第３絶縁部５１および第５絶縁部５５が形成される。第３絶縁部５１の上端５１Ｔおよび第５絶縁部５５の上端５５Ｔは、半導体ウェーハ１００の表面１００ｆよりも下のレベルに位置する。
絶縁膜１０５および１１５は、例えば、ウェットエッチングにより選択的に除去される。絶縁膜１０５および１１５のエッチングは、例えば、絶縁膜１０５のエッチング速度が絶縁膜１１５のエッチング速度よりも速い条件下で実施される。このため、第５絶縁部５５の上端５５Ｔは、第３絶縁部５１の上端５１Ｔよりも上のレベルに位置する。
図５（ａ）に示すように、半導体ウェーハ１００を熱酸化することにより、第１絶縁部４３を形成する。同時に、第３絶縁部５１と第５絶縁部５５との間から延出された導電膜１１０の一部を熱酸化し、第４絶縁部５３を形成する。これにより、ゲートトレンチＧＴの下部に、ＦＰ５０が形成される。第１絶縁部４３および第４絶縁部５３は、例えば、シリコン酸化膜である。
例えば、第１絶縁部４３を形成するための熱酸化の過程において、ゲートトレンチＧＴ内のスペースに露出された導電膜１１０の全てが酸化されるように、導電膜１１０の膜厚を設定する。すなわち、第１絶縁部４３をゲート絶縁膜として機能させることが可能な厚さを有する熱酸化膜を形成する条件下で、導電膜１１０の露出された部分の全体が熱酸化されるように、その膜厚を設定する。
半導体ウェーハ１００および導電膜１１０の熱酸化は、例えば、第５絶縁部５５に含まれるＢＰＳＧの軟化点よりも高い温度で実施される。このため、導電膜１１０の露出部分の熱酸化による体積膨張により、第５絶縁部５５の第２部分５５ｂが圧縮される。その結果、例えば、第５絶縁部５５の第２部分５５ｂのＸ方向の幅は、第１部分５５ａのＸ方向の幅よりも狭くなる。
第１絶縁部４３および第４絶縁部５３は、ゲートトレンチＧＴの上部に、スペースＳＧおよびＳＰ３を残して形成される。スペースＳＧは、第１絶縁部４３と第４絶縁部５３との間に形成される。スペースＳＰ３は、第５絶縁部５５の第２部分５５ｂの上に形成される。
図５（ｂ）に示すように、ゲートトレンチＧＴの上部のスペースＳＧおよびＳＰ３を埋め込むように、ゲート電極４０を形成する。ゲート電極４０は、第１制御部４０ａ、第２制御部４０ｂおよび中間部４０ｃを含む。第１制御部４０ａおよび第２制御部４０ｂは、それぞれスペースＳＧを埋め込むように形成され、中間部４０ｃは、スペースＳＰ３を埋め込むように形成される。ゲート電極４０は、例えば、導電性のポリシリコンである。
図６（ａ）に示すように、半導体ウェーハ１００の表面側に、ｐ形拡散層１３とｎ形ソース層１５とを形成する。
ｐ形拡散層１３は、半導体ウェーハ１００にｐ形不純物、例えば、ボロン（Ｂ）をイオン注入し、熱拡散させることにより形成される。ｐ形拡散層１３は、その下面が、ゲート電極４０の第１制御部４０ａおよび第２制御部４０ｂのそれぞれの下端と同じレベルもしくはそれよりも上のレベルに位置するように形成される。
ｎ形ソース層１５は、半導体ウェーハ１００にｎ形不純物、例えば、リン（Ｐ）をイオン注入することにより形成される。ｎ形ソース層１５は、その下面が、ｐ形拡散層１３の下面のよりも上のレベルに位置するように形成される。
ｐ形拡散層１３およびｎ形ソース層１５は、第１絶縁部４３に接するように形成される。ｐ形拡散層１３は、第１絶縁部４３を介して、ゲート電極４０の第１制御部４０ａおよび第２制御部４０ｂに向き合うように形成される。
図６（ｂ）に示すように、ゲート電極４０の上に第２絶縁部４５を形成する。第２絶縁部４５は、例えば、ＣＶＤを用いて形成されるシリコン酸化膜である。例えば、半導体ウェーハ１００の上にシリコン酸化膜を形成した後、ゲート電極４０を覆う部分を残して、シリコン酸化膜を選択的に除去し、ｎ形ソース層１５を露出させる。この時、ｎ形ソース層１５を覆う第１絶縁部４３の一部も除去される。
図７（ａ）に示すように、ｎ形ソース層１５の一部を選択的に除去し、コンタクトトレンチＣＴを形成する。この際、コンタクトトレンチＣＴの底面に、例えば、ｐ形拡散層１３を露出させる。
続いて、半導体ウェーハ１００の表面側にｐ形不純物、例えば、ボロン（Ｂ）をイオン注入し、ｐ形拡散層１３の上にｐ形コンタクト層１７を形成する。ｐ形コンタクト層１７は、その下面がｐ形拡散層１３の下面よりも上のレベルに位置するように形成される。
図７（ｂ）に示すように、半導体ウェーハ１００の表面側にソース電極３０を形成する。ソース電極３０は、例えば、アルミニウムを含む金属膜であり、スパッタ法を用いて形成される。
ソース電極３０は、ｎ形ソース層１５および第２絶縁部４５を覆い、コンタクトトレンチＣＴの内部に延在するように形成される。ソース電極３０は、ｎ形ソース層１５およびｐ形コンタクト層１７に接する。また、ソース電極３０は、図示しない部分で、ＦＰ５０に電気的に接続される。
続いて、半導体ウェーハ１００の裏面側をエッチングもしくは研削し、所定の厚さに薄層化した後、ｎ形ドレイン層１９を形成する（図１参照）。ｎ形ドレイン層１９は、半導体ウェーハ１００の裏面にｎ形不純物、例えば、リン（Ｐ）をイオン注入することにより形成される。
さらに、ｎ形ドレイン層１９の上に、ドレイン電極２０を形成し、半導体装置１を完成させる。ｐ形拡散層１３とｎ形ドレイン層１９との間に残る半導体ウェーハ１００の一部は、ｎ形ドリフト層１１となる。
本実施形態に係る半導体装置１の製造方法では、図４（ｂ）に示す製造過程において、第５絶縁部５５の第２部分５５ｂ（図１参照）を残すことにより、ゲート電極４０の中間部４０ｃとＦＰ５０との間隔を広くすることができる。また、導電膜１１０の露出部を熱酸化し、その体積を膨張させることにより、ゲート電極４０の第１制御部４０ａおよび第２制御部４０ｂとＦＰ５０との間の間隔を広げることができる。これにより、ゲート電極４０とＦＰ５０との間の寄生容量、すなわち、ゲート電極４０とソース電極３０との間の寄生容量を低減することができる。
また、ＦＰ５０の内部に第５絶縁部５５の第１部分５５ａを設けることにより、ＦＰ５０の上端の面積を狭くすることができる。これにより、ゲート電極４０とＦＰ５０との間の寄生容量をさらに低減することができる。
図８は、実施形態の第１変形例に係る半導体装置２を示す模式断面図である。半導体装置２のゲート電極４０は、第１制御部４０ａと第２制御部４０ｂとを含み、中間部４０ｃ（図１参照）を有しない。これにより、ゲート電極４０とＦＰ５０との間の浮遊容量をさらに低減することができる。
図９（ａ）～（ｃ）は、実施形態の第１変形例に係る半導体装置の製造過程を示す模式断面図である。図９（ａ）～（ｃ）に示す製造過程は、図４（ｂ）～図５（ｂ）に示す製造過程に対応する。
図９（ａ）に示すように、絶縁膜１０５および１１５を選択的に除去し、ゲートトレンチＧＴの内部に、第３絶縁部５１および第５絶縁部５５を形成する。第５絶縁部５５のＸ方向の幅ＷＬは、図４（ｂ）に示す第５絶縁部５５のＸ方向の幅に比べて狭く形成される。このため、第５絶縁部５５の上に形成されるスペースＳＰ３のＸ方向の幅も狭くなる。
図９（ｂ）に示すように、半導体ウェーハ１００と、導電膜１１０の露出された部分と、を熱酸化し、第１絶縁部４３および第４絶縁部５３を形成する。この過程において、第５絶縁部５５の上に位置するスペースＳＰ３は閉塞される。すなわち、スペースＳＰ３のＸ方向の幅が狭いため、第４絶縁部５３の体積膨張により閉塞される。
図９（ｃ）に示すように、第１絶縁部４３と第４絶縁部５３との間のスペースＳＧに、第１制御部４０ａおよび第２制御部４０ｂを埋め込むことにより、ゲート電極４０を形成する。
図１０は、実施形態の第２変形例に係る半導体装置３を示す模式断面図である。半導体装置３のゲート電極４０は、第１制御部４０ａと第２制御部４０ｂとを含み、中間部４０ｃ（図１参照）を有しない。これにより、ゲート電極４０とＦＰ５０との間の浮遊容量を低減することができる。
第５絶縁部５５の第２部分５５ｂは、第２絶縁部４５につながるように形成される。第４絶縁部５３は、ゲート電極４０の第１制御部４０ａと第２部分５５ｂとの間、および、第２制御部４０ｂと第２部分５５ｂとの間に位置する。
図１１（ａ）～図１２（ｂ）は、実施形態の第２変形例に係る半導体装置３の製造過程を示す模式断面図である。図１１（ａ）～図１２（ｂ）に示す製造過程は、図４（ａ）～図５（ｂ）に示す製造過程に対応する。
図１１（ａ）に示すように、ゲートトレンチＧＴの内部に位置する部分を残して、導電膜１１０を選択的に除去する。絶縁膜１１５は、この段階で第５絶縁部５５として残る（図３（ｂ）参照）。
図１１（ｂ）に示すように、絶縁膜１０５を選択的に除去し、第３絶縁部５１を形成する。絶縁膜１０５は、例えば、絶縁膜１１５をエッチングしない条件下で選択的に除去される。絶縁膜１１５は、絶縁膜１０５とは異なる材料を含む。絶縁膜１０５は、例えば、シリコン酸化膜であり、絶縁膜１１５は、例えば、シリコン窒化膜である。
図１２（ａ）に示すように、半導体ウェーハ１００および導電膜１１０の露出された部分を熱酸化することにより、第１絶縁部４３および第４絶縁部５３を形成する。第４絶縁部５３は、第１絶縁部４３と第５絶縁部５５との間に位置し、第１絶縁部４３と第４絶縁部５３との間にスペースＳＧを残すように形成される。
図１２（ｂ）に示すように、スペースＳＧの内部に第１制御部４０ａおよび第２制御部４０ｂを埋め込み、ゲート電極４０を形成する。続いて、ゲート電極４０を覆うように、第２絶縁部４５を形成する（図１０参照）。
図１３は、実施形態の第３変形例に係る半導体装置４を示す模式断面図である。半導体装置４の第５絶縁部５５は、例えば、ＦＰ５０の内部に位置する空隙Ｖｓを含む。
空隙Ｖｓは、第５絶縁部５５の第１部分５５ａの内部に位置する。半導体装置４では、空隙Ｖｓを残すことにより、ゲートトレンチＧＴの内部に形成される構造体の応力を緩和することができる。また、半導体装置３においても、第４絶縁部５３と第５絶縁部５５の第２部分５５ｂとを設けることにより、ゲート電極４０とＦＰ５０との間の寄生容量を低減することができる。
図１４（ａ）および（ｂ）は、実施形態の第３変形例に係る半導体装置４の製造過程を示す模式断面図である。図１４（ａ）および（ｂ）に示す製造過程は、図３（ａ）および図４（ｂ）に示す製造過程にそれぞれ対応する。
図１４（ａ）に示すように、ゲートトレンチＧＴ内のスペースＳＰ２（図２（ｂ）参照）を埋め込むように、絶縁膜１１５を形成する。絶縁膜１１５は、例えば、ＣＶＤにより形成されるシリコン窒化膜、もしくは、シリコン酸窒化膜である。例えば、スペースＳＰ２の上部における絶縁膜１１５の堆積速度を速くすると、スペースＳＰ２の上部が先に閉塞され、ゲートトレンチＧＴの底部に空隙Ｖｓが残される。
図１４（ｂ）に示すように、絶縁膜１０５および１１５を選択的に除去し、第３絶縁部５１および第５絶縁部５５を形成する。絶縁膜１０５および１１５は、絶縁膜１１５のエッチング速度が絶縁膜１０５のエッチング速度よりも遅い条件下において、選択的に除去される。
本実施形態に係る製造方法では、第５絶縁部５５となる絶縁膜１１５を、ＦＰ５０となる導電膜１１０の内部に埋め込むように形成する。このため、ゲートトレンチＧＴの内部のスペースＳＰ１（図２（ａ）参照）の全体を導電膜１１０により埋め込む場合に比べて、導電膜１１０の膜厚を薄くすることができる。これにより、第１絶縁部４３を形成する過程において、導電膜１１０の露出された部分（図４（ｂ）参照）の全体を熱酸化することが可能となる。すなわち、ゲート電極４０の第１制御部４０ａと第２制御部４０ｂとの間に、ＦＰ５０の一部が残ることを回避し、ゲート電極４０とＦＰ５０との間の寄生容量を低減できる。
また、ゲートトレンチＧＴの内部に位置する部分を残して、導電膜１１０をエッチングする過程（図４（ａ）参照）では、絶縁膜１０５と絶縁膜１１５との間に位置する薄い導電膜１１０をエッチングすることになる。これにより、導電膜１１０のエッチング量の制御が容易になる。さらに、絶縁膜１０５および１１５を選択的に除去し、第３絶縁部５１および第５絶縁部５５を形成する過程（図４（ｂ）参照）においても、同様にエッチング量の制御が容易になる。結果として、ゲート電極４０の形状の再現性を向上させることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、２、３、４…半導体装置、 １０…半導体部、 １１…ｎ形ドリフト層、 １３…ｐ形拡散層、 １５…ｎ形ソース層、 １７…ｐ形コンタクト層、 １９…ｎ形ドレイン層、 ２０…ドレイン電極、 ３０…ソース電極、 ４０…ゲート電極、 ４０ａ…第１制御部、 ４０ｂ…第２制御部、 ４０ｃ…中間部、 ４３…第１絶縁部、 ４５…第２絶縁部、 ５０…フィールドプレート（ＦＰ）、 ５１…第３絶縁部、 ５３…第４絶縁部、 ５５…第５絶縁部、 ５５ａ…第１部分、 ５５ｂ…第２部分、 １００…半導体ウェーハ、 １００ｆ…表面、 １０５、１１５…絶縁膜、 １１０…導電膜、 ５１Ｔ、５５Ｔ、１１０Ｔ…上端、 ＣＴ…コンタクトトレンチ、 ＧＴ…ゲートトレンチ、 ＳＧ、ＳＰ１、ＳＰ２、ＳＰ３…スペース、 Ｖｓ…空隙

Claims (5)

  1. 第１電極と、
    前記第１電極に対向して設けられる第２電極と、
    前記第１電極と前記第２電極との間に設けられる半導体部と、
    前記半導体部中に設けられる第３電極と、
    前記第１電極と前記第３電極との間において、前記半導体部中に設けられる第４電極と、
    前記半導体部と前記第３電極との間に設けられ、前記半導体部から前記第３電極を電気的に絶縁する第１絶縁部と、
    前記第２電極と前記第３電極との間に設けられ、前記第２電極から前記第３電極を電気的に絶縁する第２絶縁部と、
    前記半導体部と前記第４電極との間に設けられ、前記半導体部から前記第４電極を電気的に絶縁する第３絶縁部と、
    前記第３電極と前記第４電極との間に設けられ、前記第３電極から前記第４電極を電気的に絶縁する第４絶縁部と、
    前記第４電極内に位置し、前記第１電極から前記第２電極に向かう第１方向に延伸する第５絶縁部と、
    を備え、
    前記半導体部は、第１導電形の第１半導体層と、第２導電形の第２半導体層と、前記第１導電形の第３半導体層と、を含み、
    前記第２半導体層は、前記第１半導体層と前記第２電極との間に設けられ、前記第１絶縁部を介して前記第３電極に向き合い、
    前記第３半導体層は、前記第２半導体層と前記第２電極との間に設けられ、前記第１絶縁部に接する位置に配置され、
    前記第３電極は、前記第１方向と交差する第２方向に並んだ第１制御部および第２制御部を含み、
    前記第４絶縁部は、前記第１制御部と前記第２制御部と間に延伸し、前記第２絶縁部につながるように設けられ、
    前記第５絶縁部は、前記第４電極中から前記第１制御部と前記第２制御部との間に延伸する絶縁体を含む半導体装置。
  2. 前記第４電極は、前記第１電極と前記第５絶縁部との間に位置する底部と、前記底部から前記第１方向に延びる側壁部と、を有し、
    前記絶縁体は、前記第４電極の前記底部および前記側壁部に囲まれた部分から前記第３電極の前記第１制御部と前記第２制御部との間に延伸する請求項１記載の半導体装置。
  3. 前記第３電極は、前記第１制御部と前記第２制御部との間に位置する中間部をさらに含み、
    前記第４電極は、前記第１電極と前記第３電極の前記中間部との間に位置し、
    前記第４絶縁部は、前記第１制御部と前記中間部との間、および、前記第２制御部と前記中間部との間に延伸し、
    前記絶縁体は、前記第４電極中から前記第３電極の前記中間部まで延伸する請求項１または２に記載の半導体装置。
  4. 前記絶縁体は、ボロンおよびリンを含むシリケートガラスである請求項１～３のいずれか１つに記載の半導体装置。
  5. 前記第５絶縁部は、空隙を含む請求項１～４のいずれか１つに記載の半導体装置。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7249269B2 (ja) * 2019-12-27 2023-03-30 株式会社東芝 半導体装置およびその製造方法
US11437507B2 (en) * 2020-08-04 2022-09-06 Semiconductor Components Industries, Llc Semiconductor devices with low resistance gate and shield electrodes and methods
US11444167B2 (en) * 2020-11-18 2022-09-13 Advanced Power Electronics Corp. Method of manufacturing trench type semiconductor device

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007512700A (ja) 2003-11-29 2007-05-17 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ トレンチ絶縁ゲート電界効果トランジスタ
US20120313161A1 (en) 2011-06-13 2012-12-13 Grivna Gordon M Semiconductor device with enhanced mobility and method
JP2013115225A (ja) 2011-11-29 2013-06-10 Toshiba Corp 電力用半導体装置およびその製造方法
US20150008515A1 (en) 2012-07-13 2015-01-08 Ubiq Semiconductor Corp. Trench gate mosfet
US20160300914A1 (en) 2012-03-26 2016-10-13 Infineon Technologies Austria Ag Method for Forming a Stress-Reduced Field-Effect Semiconductor Device
JP2019176104A (ja) 2018-03-29 2019-10-10 トヨタ自動車株式会社 スイッチング素子

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102005041285B4 (de) * 2005-08-31 2009-06-25 Infineon Technologies Ag Grabenstrukturhalbleitereinrichtung und Verfahren zu deren Herstellung
DE102007004323A1 (de) 2007-01-29 2008-07-31 Infineon Technologies Austria Ag Bauelementanordnung mit einem eine Feldelektrode aufweisenden MOS-Transistor
JP5183959B2 (ja) * 2007-04-23 2013-04-17 新日本無線株式会社 Ｍｏｓｆｅｔ型半導体装置の製造方法
JP5627494B2 (ja) * 2011-02-09 2014-11-19 株式会社東芝 半導体装置およびその製造方法
JP2013065774A (ja) 2011-09-20 2013-04-11 Toshiba Corp 半導体装置およびその製造方法
US8796760B2 (en) * 2012-03-14 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor and method of manufacturing the same
JP2014146666A (ja) * 2013-01-28 2014-08-14 Toshiba Corp 半導体装置
JP5799046B2 (ja) * 2013-03-22 2015-10-21 株式会社東芝 半導体装置
JP2014225693A (ja) * 2014-08-04 2014-12-04 株式会社東芝 半導体装置およびその製造方法
JP6203697B2 (ja) * 2014-09-30 2017-09-27 株式会社東芝 半導体装置およびその製造方法
DE102017107020B3 (de) * 2017-03-31 2018-07-05 Infineon Technologies Ag Halbleitervorrichtung mit einer feldelektrode und einer gateelektrode in einer grabenstruktur und herstellungsverfahren
JP6744270B2 (ja) 2017-09-20 2020-08-19 株式会社東芝 半導体装置及びその製造方法
US10600879B2 (en) * 2018-03-12 2020-03-24 Nxp Usa, Inc. Transistor trench structure with field plate structures
JP6818712B2 (ja) * 2018-03-22 2021-01-20 株式会社東芝 半導体装置
JP7352360B2 (ja) 2019-02-12 2023-09-28 株式会社東芝 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007512700A (ja) 2003-11-29 2007-05-17 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ トレンチ絶縁ゲート電界効果トランジスタ
US20120313161A1 (en) 2011-06-13 2012-12-13 Grivna Gordon M Semiconductor device with enhanced mobility and method
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