TWI567977B - 金氧半場效電晶體及其製造方法 - Google Patents
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- 230000005669 field effect Effects 0.000 title claims description 29
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 239000004065 semiconductor Substances 0.000 title description 8
- 229910044991 metal oxide Inorganic materials 0.000 title description 5
- 150000004706 metal oxides Chemical class 0.000 title description 5
- 239000000758 substrate Substances 0.000 claims description 73
- 238000000034 method Methods 0.000 claims description 38
- 238000002955 isolation Methods 0.000 claims description 36
- KZNMRPQBBZBTSW-UHFFFAOYSA-N [Au]=O Chemical compound [Au]=O KZNMRPQBBZBTSW-UHFFFAOYSA-N 0.000 claims description 32
- 238000005468 ion implantation Methods 0.000 claims description 22
- 229910001922 gold oxide Inorganic materials 0.000 claims description 16
- 230000000694 effects Effects 0.000 claims description 13
- 230000002687 intercalation Effects 0.000 claims description 8
- 238000009830 intercalation Methods 0.000 claims description 8
- 238000009826 distribution Methods 0.000 claims description 4
- 238000003780 insertion Methods 0.000 claims description 4
- 230000037431 insertion Effects 0.000 claims description 4
- 238000002513 implantation Methods 0.000 claims 1
- 229910052751 metal Inorganic materials 0.000 description 30
- 239000002184 metal Substances 0.000 description 30
- 239000000463 material Substances 0.000 description 14
- 239000002019 doping agent Substances 0.000 description 12
- 230000015556 catabolic process Effects 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 7
- 239000004020 conductor Substances 0.000 description 6
- 238000011109 contamination Methods 0.000 description 4
- 239000003989 dielectric material Substances 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 238000005496 tempering Methods 0.000 description 4
- 238000001459 lithography Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- -1 boron ion Chemical class 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910052684 Cerium Inorganic materials 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910003855 HfAlO Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- GWXLDORMOJMVQZ-UHFFFAOYSA-N cerium Chemical compound [Ce] GWXLDORMOJMVQZ-UHFFFAOYSA-N 0.000 description 1
- 229910000420 cerium oxide Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000000084 colloidal system Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- BMMGVYCKOGBVEV-UHFFFAOYSA-N oxo(oxoceriooxy)cerium Chemical compound [Ce]=O.O=[Ce]=O BMMGVYCKOGBVEV-UHFFFAOYSA-N 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- RUDFQVOCFDJEEF-UHFFFAOYSA-N yttrium(III) oxide Inorganic materials [O-2].[O-2].[O-2].[Y+3].[Y+3] RUDFQVOCFDJEEF-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0646—PN junctions
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
Description
本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種金氧半場效電晶體及其製造方法。
一般而言，高壓元件主要是應用在功率切換(Power switch)電路，如各項電源管理裝置中提供電源開關切換之用。目前有兩種參數左右著功率切換的市場：崩潰電壓(Breakdown voltage)與開啟狀態電阻(ON-state resistance)，可隨著不同需求而定。而設計高壓元件的主要目標則是降低開啟狀態電阻，且同時保持高崩潰電壓。事實上，設計者若要達成崩潰電壓的規格要求，通常會犧牲開啟狀態電阻，因此崩潰電壓與開啟狀態電阻處於一種權衡關係。
在進行可靠度測試時，高壓元件內的電荷平衡為控制崩潰電壓的重要因素之一。而影響電荷平衡的原因如下：鈍化污染(Passivation contamination)、封裝膠體(Molding compound)以
及製程污染(Process contamination)。在發展較佳的鈍化層材料以及封裝膠體材料的同時，如何提供一種高壓元件及其製造方法，以維持高壓元件內的電荷平衡，進而提升產品可靠度將成為未來重要的一門課題。
本發明提供一種金氧半場效電晶體及其製造方法，其可維持金氧半場效電晶體內的電荷平衡，進而提升產品可靠度。
本發明提供一種金氧半場效電晶體，包括：具有第一導電型的汲極區、具有第一導電型的源極區、閘極結構、具有第二導電型的第一頂摻雜區以及、具有第二導電型的插入摻雜層。汲極區位於基底中。源極區位於基底中，且環繞於汲極區周圍。閘極結構位於汲極區與源極區之間的基底上。第一頂摻雜區位於源極區與汲極區之間的基底中。插入摻雜層位於閘極結構與汲極區之間的第一頂摻雜區上。
本發明提供一種金氧半場效電晶體的製造方法，其步驟如下。於基底上形成閘極結構。於閘極結構的第一側的基底中形成具有第一導電型的汲極區。於閘極結構的第二側的基底中形成具有第一導電型的源極區。源極區環繞於汲極區周圍。於源極區與汲極區之間的基底中形成具有第二導電型的第一頂摻雜區。於閘極結構與汲極區之間的第一頂摻雜區上形成具有第二導電型的插入摻雜層。插入摻雜層與第一頂摻雜區部分重疊。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
10、10a、10b‧‧‧基底
12‧‧‧第一摻雜區
14‧‧‧頂摻雜區
15‧‧‧閘極結構
16‧‧‧閘極
18‧‧‧閘介電層
20‧‧‧汲極區
22‧‧‧源極區
24a、24b、24c‧‧‧隔離結構
28‧‧‧第四摻雜區
30‧‧‧第二摻雜區
32‧‧‧第三摻雜區
34、36‧‧‧濃摻雜區
42‧‧‧第六摻雜區
44‧‧‧第七摻雜區
46‧‧‧第八摻雜區
50‧‧‧墊氧化層
52‧‧‧罩幕層
54、58、114‧‧‧開口
56、62、66‧‧‧圖案化的罩幕層
60‧‧‧重疊區域
64‧‧‧摻雜區
100、200‧‧‧金氧半場效電晶體
102、202‧‧‧插入摻雜層
104‧‧‧頂摻雜區
106、108、110、112‧‧‧金屬內連線
圖1為依照本發明之一實施例所繪示的一種金氧半場效電晶體的上視圖。
圖2為圖1之I-I切線的第一實施例的剖面示意圖。
圖3為圖1之I-I切線的第二實施例的剖面示意圖。
圖4A至4G為圖2之製造流程的剖面示意圖。
圖5A至5B為圖3之製造流程的剖面示意圖。
圖1為依照本發明之一實施例所繪示的一種金氧半場效電晶體的上視圖。圖2為圖1之I-I切線的第一實施例的剖面示意圖。為圖面清楚起見，在圖1中僅繪示出源極區、汲極區以及頂摻雜區。
請參照圖1、圖2，本發明一實施例之金氧半場效電晶體100包括閘極結構15、源極區22、汲極區20以及頂摻雜區14。汲極區20位於基底10中。在另一實施例中，上述金氧半場效電晶體100可以更包括第一摻雜區12、第二摻雜區30、第三摻雜區32、第四摻雜區28以及濃摻雜區34、36。
基底10可以是半導體基底10a，例如是矽基底。基底10中可以是具有P型摻雜或N型摻雜。P型摻雜可以是IIIA族離子，例如是硼離子。N型摻雜可以是VA族離子例如是砷離子或是磷離子。在本發明另一實施例中，基底10亦可以包括半導體基底10a以及位於其上方的磊晶層10b。在此實施例中，半導體基底10a為P型基底，磊晶層10b可為N型磊晶層(N-epi)。
第一摻雜區12(例如第一N型井區)具有第一導電型，位於基底10中，使頂摻雜區14、第四摻雜區(例如第二N型井區)28、濃摻雜區36與汲極區20位於其中。第四摻雜區28具有第一導電型，與頂摻雜區14相鄰。第四摻雜區28的摻雜濃度高於第一摻雜區12。
濃摻雜區36具有第一導電型，位於第四摻雜區28內。濃摻雜區36的摻雜濃度高於第四摻雜區28，用以降低串聯電阻。
汲極區20具有第一導電型，位於濃摻雜區36之中。汲極區20的摻雜濃度高於濃摻雜區36。汲極區20投影至基底10表面的形狀例如是呈至少一U型。在另一實施例中，汲極區20投影至基底10表面的形狀可以是由兩個U型或更多個U型所構成，或其他形狀，但本發明並不限於此。
第二摻雜區(例如可為HVNW)30具有第一導電型，位於基底10中。第二摻雜區30使第三摻雜區(例如P型井區)32、濃摻雜區34以及源極區22位於其中。第三摻雜區32具有第二導電型，位於第二摻雜區30之中。濃摻雜區34，位於第三摻雜區
32中，用以降低串聯電阻。
閘極結構15包括閘極16以及閘介電層18。閘極16位於源極區22與汲極區20之間的基底10上。更具體地說，在一實施例中，閘極16從源極區22起，向汲極區20方向延伸，覆蓋第一摻雜區12以及部分的頂摻雜區14。在另一實施例中，閘極16從源極區22起，覆蓋濃摻雜區34、第三摻雜區32、第二摻雜區30、第一摻雜區12以及部分頂摻雜區14。閘極16為導電材質例如金屬、多晶矽、摻雜多晶矽、多晶矽化金屬或其組合而成之堆疊層。在一實施例中，閘極結構15與頂摻雜區14之間以隔離結構(或稱為飄移隔離結構)24a相隔。透過閘極結構15覆蓋部份隔離結構24a的架構，可使汲極區20與源極區22之間所形成的電場中最大電場強度的位置往隔離結構24a下方偏移，而非落在閘介電層18下方，避免厚度較薄的閘介電層18被過強的電場擊穿。隔離結構24a例如是局部熱氧化隔離結構，其材質為絕緣材料，例如是氧化矽。閘介電層18位於閘極16與基底10之間。
頂摻雜區14具有第二導電型，位於閘極結構15的第一側。更具體地說，頂摻雜區14位於閘極結構15與汲極區20之間的第一摻雜區12中，與第四摻雜區28相鄰，且部分的頂摻雜區14與閘極結構15重疊。在一實施例中，頂摻雜區14中的摻雜濃度梯度可呈線性。亦即，頂摻雜區14中的摻雜濃度自接近閘極結構15處至接近汲極區20處呈線性漸減。頂摻雜區14的摻雜區域自閘極結構15至汲極區20深度漸減，頂摻雜區14的底部的輪廓
大致呈線性。在一實施例中，頂摻雜區14的摻雜區域自閘極結構15至汲極區20深度亦可相同。
值得注意的是，在本實施例中，金氧半場效電晶體100更包含具有第二導電型的插入摻雜層102以及具有第一導電型的頂摻雜區104。插入摻雜層102位於閘極結構15與汲極區20之間，且位於隔離結構24a的下方的頂摻雜區14上且插入摻雜層102與頂摻雜區14部分重疊。插入摻雜層102的深度例如是小於500nm。在一實施例中，插入摻雜層102的深度例如是200nm~500nm。由於插入摻雜層102位於隔離結構24a的下方的頂摻雜區14上，其可平衡隔離結構24a與基底10之間的界面電荷，以提升產品可靠度。此外，在形成插入摻雜層102時，其摻質亦會穿透隔離結構24a。因此，穿透隔離結構24a的部分摻質亦可平衡隔離結構24a中的固定電荷，以提升產品可靠度。在一實施例中，插入摻雜層102的摻雜濃度的高斯分布與頂摻雜區14的摻雜濃度的高斯分布不同。具體來說，在摻雜深度(亦即基底10的頂面向下延伸距離)為200nm~500nm之間，插入摻雜層102的摻雜濃度可大於頂摻雜區14的摻雜濃度。在本實施例中，頂摻雜區14可以電荷平衡，使得元件達到其崩潰電壓。插入摻雜層102則是可以抵抗鈍化污染、封裝膠體以及製程污染，以提升元件的可靠度。
在一實施例中，頂摻雜區104位於插入摻雜層102與頂摻雜區14之間以及隔離結構24a與頂摻雜區14之間。頂摻雜區104可降低金氧半場效電晶體10的開啟狀態電阻。但本發明不以
此為限，在其他實施例中，亦可不形成頂摻雜區104於插入摻雜層102與頂摻雜區14之間。
源極區22具有第一導電型，位於閘極結構15的第二側的濃摻雜區34之中。源極區22的摻雜濃度高於濃摻雜區34。源極區22環繞於汲極區20周圍。更具體地說，源極區22環繞於頂摻雜區14的外圍。
另外，上述金氧半場效電晶體100的第三摻雜區32中還包括具有第二導電型的第六摻雜區42，其用以做為第三摻雜區32的接點。此外，在基底10中包括第七摻雜區44與第八摻雜區46(繪示於圖2)。第七摻雜區44具有第二導電型，位於第二摻雜區30周圍。第八摻雜區46具有第二導電型，位於第七摻雜區44之中。第六摻雜區42與第八摻雜區46之間具有隔離結構24b；而第八摻雜區46的另一側亦具有隔離結構24c。
此外，金氧半場效電晶體100更包括金屬內連線106、108、110、112。金屬內連線106電性連接至汲極區20。金屬內連線108電性連接至源極區22。金屬內連線110電性連接至第六摻雜區42。金屬內連線112電性連接至第八摻雜區46。金屬內連線106與金屬內連線108之間具有至少一開口114。開口114配置於頂摻雜區14的上方。位於隔離結構24a上方的金屬內連線106、108，其除了用以當作金屬內連線之外，還可視為場板。因此，位於隔離結構24a上方的金屬內連線106、108可降低表面電場，以有效提升崩潰電壓以及降低開啟狀態電阻。在一實施例中，使用
者可依需求調整頂摻雜區14上方的開口114的大小，以最佳化元件的崩潰電壓以及開啟狀態電阻。雖然圖2中的金屬內連線106、108、110、112僅只有兩層導體層，但本發明不以此為限，在其他實施例中，金屬內連線106、108、110、112亦可為一層導體層或多層導體層。
上述第一導電型可以是P型或N型；上述第二導電型可以是N型或P型。在本實施例中，係以第一導電型為N型；第二導電型為P型為例來說明之，但，本發明並不此為限。
圖3為圖1之I-I切線的第二實施例的剖面示意圖。
請參照圖3，本發明第二實施例之金氧半場效電晶體200與第一實施例之金氧半場效電晶體100相似，其不同之處在於：金氧半場效電晶體200之插入摻雜層202更位於未被閘極結構15所覆蓋的基底10中。詳細地說，插入摻雜層202不僅位於閘極結構15與汲極區20之間的頂摻雜區14上，更位於汲極區20、源極區22、第四摻雜區28、第二摻雜區30、第三摻雜區32、濃摻雜區36、第六摻雜區42、第七摻雜區44以及第八摻雜區46上。另外，插入摻雜層202亦位於隔離結構24b以及隔離結構24c下方的基底10中。
圖4A至4G為圖2之製造流程的剖面示意圖。
請參照圖4A，在基底10中形成第一摻雜區12、第二摻雜區30以及第七摻雜區44。基底10例如是半導體基底10a且半導體基底10a上已形成磊晶層10b。半導體基底10a為P型基底，
磊晶層10b為N型磊晶層(N-epi)。第一摻雜區12、第二摻雜區30以及第七摻雜區44可以分別在基底10上先形成離子植入罩幕，利用離子植入法將摻質植入於磊晶層10b之後，再透過回火製程來形成之。第一摻雜區12、第二摻雜區30以及第七摻雜區44的形成順序可以依照實際的需要調整，並無特別的限制。第一摻雜區12的摻雜劑量例如是5×1011~2×1013/cm2。第二摻雜區30的摻雜劑量例如是1×1012~5×1013/cm2。在進行離子植入製程之前，在基底10上可以先形成墊氧化層50。墊氧化層50的形成方法例如是熱氧化法。
之後，請參照圖4B，在第二摻雜區30中形成第三摻雜區32。第三摻雜區32也可以先形成離子植入罩幕，利用離子植入法將摻質植入於第二摻雜區30之後，再透過回火製程來形成之。第三摻雜區32的摻雜劑量例如是5×1012~1×1014/cm2。
其後，在墊氧化層50上形成罩幕層52。罩幕層52具有多個開口54。開口54下方的基底10上預定形成隔離結構。之後，在基底10上形成圖案化的罩幕層56。圖案化的罩幕層56可包括至少三種區域。各區域具有多個開口58。各區的上述開口58的尺寸自預定形成的閘極處至預定形成汲極區處漸減(圖4B為由左至右)。各區的上述開口58之間的間距(即圖案化的罩幕層56)自預定形成的閘極處至預定形成汲極區處(圖4B為由左至右)漸減。圖案化的罩幕層56可為硬罩幕層(hard mask)或光阻層。硬罩幕層的材質例如是氮化矽，形成的方法例如是經由化學氣相沉
積法沉積罩幕材料層，然後以微影與蝕刻法將其圖案化。若採用光阻材料做為罩幕層，則可直接以微影的方式將其圖案化。
之後，以圖案化的罩幕層56做為離子植入罩幕，進行單一離子植入製程，將摻質植入於第一摻雜區12中，以在第一摻雜區12之中形成多個摻雜區64。兩相鄰的摻雜區64在對應圖案化的罩幕層56下方彼此重疊，而形成重疊區域60。重疊區域60的大小與相鄰的兩個開口58之間的間距(即圖案化的罩幕層56)有關。
然後，請參照圖4C，移除圖案化的罩幕層56。之後進行回火。在進行回火時，重疊區域60會均勻的擴散，而與非重疊區域共同形成頂摻雜區14。回火的溫度例如是攝氏900度至攝氏1150度。
在一實施例中，頂摻雜區14的各區域之摻質濃度梯度呈線性。亦即，自預定形成的閘極處至預定形成汲極區處(圖4C為由左至右)的摻質濃度呈線性漸減。頂摻雜區14之各區域自預定形成的閘極處至預定形成汲極區處(圖式為由左至右)深度漸減，且頂摻雜區14的底部的輪廓平滑，大致呈線性。此外，頂摻雜區14在各區域之摻質濃度梯度不同。透過前述罩幕開口大小以及間距的調控，可透過單一的離子植入製程，在單一或多個區域形成不同的摻質濃度梯度，大大簡化製程，且不會增加製程成本。在一實施例中，頂摻雜區14在接近預定形成的閘極結構15處的摻雜濃度為1.67×1016~2.5×1017/cm3，深度為2~3μm；而在接近汲極
區20處的摻雜濃度為3×1015~1.67×1017/cm3，深度為0.3~1μm。
之後，在第四摻雜區28之中形成濃摻雜區36，並在第三摻雜區32中形成濃摻雜區34。濃摻雜區34、36的形成方法同樣可以先形成離子植入罩幕，分別利用離子植入法將摻質植入於第四摻雜區28以及第三摻雜區32之後，再透過回火製程來形成之。
其後，請參照圖4D，於頂摻雜區14上形成頂摻雜區104。詳細地說，先以圖案化的罩幕層62做為離子植入罩幕，進行單一離子植入製程，將摻質植入於頂摻雜區14上，以在頂摻雜區14上形成頂摻雜區104。頂摻雜區104與頂摻雜區14部分重疊。在一實施例中，頂摻雜區104的摻雜濃度為2×1015/cm3至6×1016/cm3，深度為0.4~0.8μm。
請參照圖4D與圖4E，將圖案化的罩幕層62移除後，在基底10上形成隔離結構24a、24b、24c。隔離結構24a、24b、24c的形成方法可以利用局部熱氧化法，在罩幕層52所裸露的開口54之中形成局部熱氧化層。之後再將罩幕層52以及墊氧化層50移除。然而，本發明並不以此為限。
接著，請參照圖4F，在基底10上形成閘極結構15。閘極結構15包括閘介電層18以及閘極16。閘介電層18可以是由單材料層所構成。單材料層例如是低介電常數材料或是高介電常數材料。低介電常數材料是指介電常數低於4的介電材料，例如是氧化矽或氮氧化矽。高介電常數材料是指介電常數高於4的介電材料，例如是HfAlO、HfO2、Al2O3或Si3N4。閘介電層18的厚度
依不同介電材料的選擇而有所不同，舉例來說，若閘介電層18為氧化矽的話，其厚度可為12nm至200nm。閘極16為導電材質，例如金屬、多晶矽、摻雜多晶矽、多晶矽化金屬或其組合而成之堆疊層。閘介電層18以及閘極16的形成方法可以先形成閘介電材料層以及閘極導體之後，再經過微影與蝕刻製程來圖案化。之後，在濃摻雜區34、36之中分別形成汲極區20以及源極區22。在一實施例中，汲極區20與源極區22的摻雜劑量例如是5×1014~8×1015/cm2。
接著，於基底10上形成圖案化的罩幕層66。圖案化的罩幕層66暴露出汲極區20與閘極結構15之間的隔離結構24a的表面。以圖案化的罩幕層66為罩幕，進行離子植入製程，以於頂摻雜區14上形成插入摻雜層102。詳細地說，插入摻雜層102分別與頂摻雜區14以及頂摻雜區104部分重疊。在一實施例中，部分插入摻雜層102亦可形成於第四摻雜區28以及濃摻雜區36中。在一實施例中，插入摻雜層102的摻雜濃度為6×1015/cm3至2×1017/cm3，深度為200nm~500nm。圖案化的罩幕層66可為硬罩幕層或光阻層。硬罩幕層的材質例如是氮化矽、金屬矽化物(salicide)或其組合。接著，移除圖案化的罩幕層66。
請參照圖4G，於基底10上形成金屬內連線106、108、110、112。金屬內連線106電性連接至汲極區20。金屬內連線108電性連接至源極區22。金屬內連線110電性連接至第六摻雜區42。金屬內連線112電性連接至第八摻雜區46。金屬內連線106
與金屬內連線108之間具有至少一開口114。開口114配置於頂摻雜區14的上方。在一實施例中，金屬內連線106、108、110、112的材質可例如是鋁、銅或其組合。
圖5A至5B為圖3之製造流程的剖面示意圖。
請參照圖5A，依照圖4A至圖4E的製造方法來形成基底10、第一摻雜區12、、第二摻雜區30、第三摻雜區32、第四摻雜區28、濃摻雜區34、36、頂摻雜區14、閘極結構15、汲極區20、源極區22、隔離結構24a、24b、24c以及頂摻雜區104。接著，對基底10進行離子植入製程，以於未被閘極結構15所覆蓋的基底10中形成插入摻雜層202。詳細地說，插入摻雜層202不僅位於閘極結構15與汲極區20之間的頂摻雜區14上，還位於汲極區20、源極區22、第四摻雜區28、第二摻雜區30、第三摻雜區32、濃摻雜區36、第六摻雜區42、第七摻雜區44以及第八摻雜區46上。另外，插入摻雜層202亦位於隔離結構24b以及隔離結構24c下方的基底10中。因此，插入摻雜層202可平衡隔離結構24b以及隔離結構24c下方的基底10之間的界面電荷。此外，插入摻雜層202亦可平衡汲極區20、源極區22、第四摻雜區28、第二摻雜區30、第三摻雜區32、濃摻雜區36、第六摻雜區42、第七摻雜區44以及第八摻雜區46中的固定電荷，以提升產品可靠度。在一實施例中，插入摻雜層202的摻雜濃度為6×1015/cm3至2×1017/cm3，深度為200nm~500nm。
請參照圖5B，同上述圖4G所述，於基底10上形成金屬
內連線106、108、110、112。金屬內連線106、108、110、112的材質與連接關係以於上述段落說明，於此便不再贅述。
綜上所述，本發明之金氧半場效電晶體藉由位於頂摻雜區中的插入摻雜層來平衡隔離結構與基底之間的界面電荷，以及隔離結構中的固定電荷，以提升產品可靠度。另一方面，插入摻雜層不僅可位於閘極結構與汲極區之間的頂摻雜區中，還可延伸至未被閘極結構所覆蓋的基底中。因此，插入摻雜層亦可平衡汲極區、源極區以及以及其他摻雜區中的固定電荷，更進一步地提升產品可靠度。此外，本發明之金氧半場效電晶體更包括位於P型插入摻雜層與P型頂摻雜區之間的N型頂摻雜區，其可降低金氧半場效電晶體的開啟狀態電阻。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10、10a、10b‧‧‧基底
12‧‧‧第一摻雜區
14‧‧‧頂摻雜區
15‧‧‧閘極結構
16‧‧‧閘極
18‧‧‧閘介電層
20‧‧‧汲極區
22‧‧‧源極區
24a、24b、24c‧‧‧隔離結構
28‧‧‧第四摻雜區
30‧‧‧第二摻雜區
32‧‧‧第三摻雜區
34、36‧‧‧濃摻雜區
42‧‧‧第六摻雜區
44‧‧‧第七摻雜區
46‧‧‧第八摻雜區
114‧‧‧開口
100‧‧‧金氧半場效電晶體
102‧‧‧插入摻雜層
104‧‧‧頂摻雜區
106、108、110、112‧‧‧金屬內連線
Claims (20)
- 一種金氧半場效電晶體，包括：一汲極區，具有一第一導電型，位於一基底中；一源極區，具有該第一導電型，位於該基底中，環繞於該汲極區周圍；一閘極結構，位於該汲極區與該源極區之間的該基底上；一第一頂摻雜區，具有一第二導電型，位於該源極區與該汲極區之間的該基底中；以及一插入摻雜層，具有該第二導電型，位於該閘極結構與該汲極區之間的該第一頂摻雜區上。
- 如申請專利範圍第1項所述之金氧半場效電晶體，其中該插入摻雜層與該第一頂摻雜區至少部分重疊。
- 如申請專利範圍第1項所述之金氧半場效電晶體，其中該插入摻雜層更位於未被該閘極結構所覆蓋的該基底中。
- 如申請專利範圍第1項所述之金氧半場效電晶體，其中該插入摻雜層的摻雜濃度的高斯分布與該第一頂摻雜區的摻雜濃度的高斯分布不同。
- 如申請專利範圍第1項所述之金氧半場效電晶體，其中該插入摻雜層的離子植入深度介於200nm至500nm之間。
- 如申請專利範圍第1項所述之金氧半場效電晶體，其中該插入摻雜層的摻雜濃度介於6×1015/cm3至2×1017/cm3之間。
- 如申請專利範圍第1項所述之金氧半場效電晶體，更包括 一第二頂摻雜區，具有該第一導電型，位於該插入摻雜層與該第一頂摻雜區之間。
- 如申請專利範圍第1項所述之金氧半場效電晶體，更包括：一第一摻雜區，具有該第一導電型，位於該汲極區周圍的該基底中，使該第一頂摻雜區與該汲極區位於該第一摻雜區內；一第二摻雜區，具有該第一導電型，位於該源極區周圍的該基底中；一第三摻雜區，具有該第二導電型，位於該第一導電型第二摻雜區之中；一第四摻雜區，具有該第一導電型，位於該第一導電型第一摻雜區中，與該第一頂摻雜區相鄰；二濃摻雜區，具有該第一導電型，分別位於該第四摻雜區以及該第三摻雜區中，且使該源極區與該汲極區分別位於其中；以及一第五摻雜區，具有該第二導電型，該第五摻雜區鄰接該汲極區。
- 如申請專利範圍第1項所述之金氧半場效電晶體，更包括一隔離結構，位於該第一頂摻雜區上，其中部分該閘極結構覆蓋部分該隔離結構。
- 一種金氧半場效電晶體，包括：一汲極區，具有一N型，位於一基底中；一源極區，具有該N型，位於該基底中，環繞於該汲極區周 圍；一閘極結構，位於該汲極區與該源極區之間的該基底上；一第一頂摻雜區，具有一P型，位於該源極區與該汲極區之間的該基底中；以及一插入摻雜層，具有該P型，位於該閘極結構與該汲極區之間的該第一頂摻雜區上。
- 一種金氧半場效電晶體的製造方法，包括：於一基底上形成一閘極結構；於該閘極結構的一第一側的該基底中形成具有一第一導電型的一汲極區；於該閘極結構的一第二側的該基底中形成具有該第一導電型的一源極區，該源極區環繞於該汲極區周圍；於該源極區與該汲極區之間的該基底中形成具有一第二導電型的一第一頂摻雜區；以及於該閘極結構與該汲極區之間的該第一頂摻雜區上形成具有該第二導電型的一插入摻雜層，其中該插入摻雜層與該第一頂摻雜區部分重疊。
- 如申請專利範圍第11項所述之金氧半場效電晶體的製造方法，其中該插入摻雜層的形成方法包括：在形成該汲極區以及該源極區之後，對該基底進行一離子植入製程，以於未被該閘極結構所覆蓋的該基底中形成該插入摻雜層。
- 如申請專利範圍第12項所述之金氧半場效電晶體的製造方法，其中該離子植入製程的離子植入深度介於200nm至500nm之間，其離子植入濃度介於6×1015/cm3至2×1017/cm3。
- 如申請專利範圍第11項所述之金氧半場效電晶體的製造方法，更包括形成一隔離結構於該第一頂摻雜區上，其中部分該閘極結構覆蓋部分該隔離結構。
- 如申請專利範圍第14項所述之金氧半場效電晶體的製造方法，其中該插入摻雜層的形成方法包括：於該基底上形成一圖案化的罩幕層，該圖案化的罩幕層暴露出該汲極區與該閘極結構之間的該隔離結構；以該圖案化的罩幕層為罩幕，進行一離子植入製程，以形成該插入摻雜層；以及移除該圖案化的罩幕層。
- 如申請專利範圍第15項所述之金氧半場效電晶體的製造方法，其中該離子植入製程的離子植入深度介於200nm至500nm之間，離子植入濃度介於6×1015/cm3至2×1017/cm3。
- 如申請專利範圍第11項所述之金氧半場效電晶體的製造方法，在形成該第一頂摻雜區之後，更包括於該插入摻雜層與該第一頂摻雜區之間形成具有該第一導電型的一第二頂摻雜區。
- 如申請專利範圍第11項所述之金氧半場效電晶體的製造方法，更包括：於該汲極區周圍的該基底中形成具有該第一導電型之一第一 摻雜區，使該第一頂摻雜區與該汲極區位於該第一摻雜區內；於該源極區周圍的該基底中形成具有該第一導電型之一第二摻雜區；於該第二摻雜區之中形成具有該第二導電型之一第三摻雜區；於該第一摻雜區中形成具有該第一導電型之一第四摻雜區，該第四摻雜區與該第一頂摻雜區相鄰；以及於該第四摻雜區以及該第三摻雜區中分別形成具有該第一導電型之一濃摻雜區，使該源極區與該汲極區分別位於其中。
- 如申請專利範圍第18項所述之金氧半場效電晶體的製造方法，在該基底中形成具有該第一導電型之一磊晶層，使該第一摻雜區以及該第二摻雜區位於其中。
- 一種金氧半場效電晶體的製造方法，包括：於一基底上形成一閘極結構；於該閘極結構的一第一側的該基底中形成具有一N型的一汲極區；於該閘極結構的一第二側的該基底中形成具有該N型的一源極區，該源極區環繞於該汲極區周圍；於該源極區與該汲極區之間的該基底中形成具有一P型的一第一頂摻雜區；以及於該閘極結構與該汲極區之間的該第一頂摻雜區上形成具有該P型的一插入摻雜層，其中該插入摻雜層與該第一頂摻雜區部 分重疊。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW104120969A TWI567977B (zh) | 2015-06-29 | 2015-06-29 | 金氧半場效電晶體及其製造方法 |
| CN201610012076.5A CN106298930B (zh) | 2015-06-29 | 2016-01-08 | 金属氧化物半导体场效应晶体管及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW104120969A TWI567977B (zh) | 2015-06-29 | 2015-06-29 | 金氧半場效電晶體及其製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201701467A TW201701467A (zh) | 2017-01-01 |
| TWI567977B true TWI567977B (zh) | 2017-01-21 |
Family
ID=57650542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW104120969A TWI567977B (zh) | 2015-06-29 | 2015-06-29 | 金氧半場效電晶體及其製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN106298930B (zh) |
| TW (1) | TWI567977B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI635611B (zh) * | 2017-09-25 | 2018-09-11 | 新唐科技股份有限公司 | 高壓半導體元件 |
| TWI646653B (zh) * | 2017-12-28 | 2019-01-01 | 新唐科技股份有限公司 | 橫向擴散金屬氧化物半導體場效電晶體 |
| TWI730732B (zh) * | 2020-04-22 | 2021-06-11 | 力晶積成電子製造股份有限公司 | 絕緣閘極場效雙極性電晶體及其製造方法 |
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| US5569937A (en) * | 1995-08-28 | 1996-10-29 | Motorola | High breakdown voltage silicon carbide transistor |
| US20140061788A1 (en) * | 2012-08-31 | 2014-03-06 | Nuvoton Technology Corporation | Semiconductor device and method of fabricating the same |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7576388B1 (en) * | 2002-10-03 | 2009-08-18 | Fairchild Semiconductor Corporation | Trench-gate LDMOS structures |
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| TWI467766B (zh) * | 2012-08-31 | 2015-01-01 | Nuvoton Technology Corp | 金氧半場效電晶體及其製造方法 |
-
2015
- 2015-06-29 TW TW104120969A patent/TWI567977B/zh active
-
2016
- 2016-01-08 CN CN201610012076.5A patent/CN106298930B/zh active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| CN106298930B (zh) | 2019-07-12 |
| TW201701467A (zh) | 2017-01-01 |
| CN106298930A (zh) | 2017-01-04 |
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