CN113782429B - 用于掺杂区的导电通道的制造方法、沟槽型mosfet器件及其制造方法 - Google Patents

用于掺杂区的导电通道的制造方法、沟槽型mosfet器件及其制造方法 Download PDF

Info

Publication number
CN113782429B
CN113782429B CN202111078843.XA CN202111078843A CN113782429B CN 113782429 B CN113782429 B CN 113782429B CN 202111078843 A CN202111078843 A CN 202111078843A CN 113782429 B CN113782429 B CN 113782429B
Authority
CN
China
Prior art keywords
layer
opening
conductive
forming
side wall
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202111078843.XA
Other languages
English (en)
Other versions
CN113782429A (zh
Inventor
刘坚
蔡金勇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hangzhou Xinmai Semiconductor Technology Co ltd
Original Assignee
Hangzhou Xinmai Semiconductor Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hangzhou Xinmai Semiconductor Technology Co ltd filed Critical Hangzhou Xinmai Semiconductor Technology Co ltd
Priority to CN202111078843.XA priority Critical patent/CN113782429B/zh
Publication of CN113782429A publication Critical patent/CN113782429A/zh
Priority to US17/944,284 priority patent/US20230077336A1/en
Application granted granted Critical
Publication of CN113782429B publication Critical patent/CN113782429B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66727—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the source electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs

Abstract

公开了一种用于掺杂区的导电通道的制造方法，包括：在半导体层上形成介质层，所述半导体层包括掺杂区；在所述介质层中形成开口；在所述开口的侧壁形成侧墙；经由所述开口对所述半导体层进行蚀刻，形成到达所述掺杂区的导电孔；以及在所述导电孔中填充导电材料形成导电通道，其中，所述侧墙用于减小所述导电通道的横向尺寸。本申请的用于掺杂区的导电通道的制造方法，通过在介质层中的开口的侧壁形成侧墙，缩小介质层中开口的横向尺寸，从而以更小的开口对半导体层进行蚀刻，最终获得尺寸更小的导电孔，改善器件的性能。

Description

用于掺杂区的导电通道的制造方法、沟槽型MOSFET器件及其 制造方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种用于掺杂区的导电通道的制造方法、沟槽型MOSFET器件及其制造方法。
背景技术
功率半导体器件亦称为电力电子器件，包括功率二极管、晶闸管、VDMOS（垂直双扩散金属氧化物半导体）场效应晶体管、LDMOS（横向扩散金属氧化物半导体）场效应晶体管以及IGBT（绝缘栅双极型晶体管）等。VDMOS场效应晶体管包括在半导体衬底的相对表面上形成的源区和漏区，在导通状态下，电流主要沿着半导体衬底的纵向流动。
在VDMOS场效应晶体管的基础上，进一步发展了沟槽型MOSFET，如图1所示，包括衬底110、外延层120、绝缘层131、第一栅极导体132、栅极氧化层133、第二栅极导体134、介质层135、体区121、源区122、接触区123、第一导电层141和142以及第二导电层143。但是随着沟槽型MOSFET中元胞尺寸的缩小，CONT（引线）孔（例如图1中第一导电层141）的横向尺寸在元胞尺寸中所占的比例也越来越大，对沟道的影响也越来越大，而为了保证设计有足够的window，设计出来的器件性能将会比较差，这就需要缩小CONT孔的尺寸，但是更小的CONT孔尺寸，需要更好的机台，这就增加了工艺成本。
发明内容
鉴于上述问题，本发明的目的在于提供一种用于掺杂区的导电通道的制造方法，通过在介质层中的开口的侧壁形成侧墙，缩小介质层中开口的横向尺寸，从而以更小的开口对半导体层进行蚀刻，最终获得横向尺寸更小的导电孔和导电通道，改善器件的性能。
根据本发明的一方面，提供一种用于掺杂区的导电通道的制造方法，包括：在半导体层上形成介质层，所述半导体层包括掺杂区；在所述介质层中形成开口；在所述开口的侧壁形成侧墙；经由所述开口对所述半导体层进行蚀刻，形成到达所述掺杂区的导电孔；以及在所述导电孔中填充导电材料形成导电通道，其中，所述侧墙用于减小所述导电通道的横向尺寸。
可选地，在所述开口的侧壁形成侧墙的步骤包括：在所述介质层的表面和所述开口中形成阻挡层；去除所述介质层表面的所述阻挡层和去除所述开口底部的阻挡层，所述开口侧壁的阻挡层形成侧墙。
可选地，在所述介质层中形成开口的步骤包括：在所述介质层上形成图案化的掩膜层；通过所述掩膜层将所述掩膜层中的图案转移到所述介质层中形成开口。
根据本发明的另一方面，提供一种沟槽型MOSFET器件的制造方法，包括：在半导体衬底上形成外延层；在所述外延层中形成沟槽结构、体区和源区，所述体区与所述沟槽结构邻接，所述源区位于所述体区中；在所述外延层的表面形成介质层；在所述介质层中形成开口；在所述开口的侧壁形成侧墙；经由所述开口对所述外延层进行蚀刻，形成到达所述体区的导电孔；以及在所述导电孔中填充导电材料形成导电通道，其中，所述侧墙用于减小所述导电通道的横向尺寸。
可选地，所述沟槽型MOSFET器件的元胞区为所述体区的外周边围绕的区域，并且所述导电通道邻接所述体区的外周边。
可选地，在所述开口的侧壁形成侧墙的步骤包括：在所述介质层的表面和所述开口中形成阻挡层；去除所述介质层表面的所述阻挡层和去除所述开口底部的阻挡层，所述开口侧壁的阻挡层形成侧墙。
可选地，所述沟槽结构包括：位于所述外延层中的沟槽；位于所述沟槽中的绝缘层、第一栅极导体、栅氧化层和第二栅极导体，所述绝缘层围绕所述沟槽侧壁并包围所述第一栅极导体，所述栅氧化层位于所述沟槽上部侧壁，所述第二栅极导体位于沟槽上部的所述绝缘层上。
可选地，在所述导电孔中填充导电材料形成导电通道的步骤之后，还包括：在所述衬底的第二表面形成第二导电层。
根据本发明的再一方面，提供一种沟槽型MOSFET器件，采用如前述所述的沟槽型MOSFET器件的制造方法形成。
本发明提供的用于掺杂区的导电通道的制造方法，通过在介质层中开口的侧壁形成侧墙，缩小介质层中开口的横向尺寸，从而以更小的开口对半导体层进行蚀刻，最终获得横向尺寸更小的导电孔和导电通道，使得器件在减小尺寸时降低导电孔尺寸的影响，改善器件的性能，同时使得一些器件能够进一步减小尺寸。
本发明提供的沟槽型MOSFET器件及其制造方法，采用了前述所述的用于掺杂区的导电通道的制造方法，减小了源区的导电孔和导电通道的横向尺寸，从而降低了在越来越小的元胞尺寸的器件中，导电通道对沟道的影响，提高了器件的性能。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1示出了根据现有技术的导电通道结构示意图；
图2示出了根据本发明实施例的导电通道结构示意图；
图3a至图3f示出了根据本发明实施例的导电通道的制造方法的各阶段的截面图；
图4示出了根据本发明实施例的沟槽型MOSFET器件的结构示意图。
实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一区域“下面”或“下方”。
如果为了描述直接位于另一层、另一区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
图2示出了根据本发明实施例的导电通道结构示意图。其中，该导电通道的结构示意图例如为沟槽型MOSFET器件中源区的引出电极的导电通道结构示意图。
参考图2，本申请的导电通道结构示意图中，包括半导体层210、介质层220以及导电通道230。其中，半导体层210中具有掺杂区211，介质层220中具有开口，同于限定在半导体层210中形成的导电孔205的横向尺寸，导电孔205延伸到半导体层210中的掺杂区211中，在介质层220的开口侧壁，形成有侧墙203，侧墙203使得介质层220中的开口的横向尺寸有所减小。
在该实施例中，经由介质层220中的经过缩小的开口对半导体层210进行蚀刻时，可以使得形成的导电孔205的横向尺寸有所减小，从而降低导电孔205和导电孔205中的导电通道230对半导体层210中的其他结构（图中未示出）的影响，从而能够提高器件的良率和可靠性。
在其他实施例中，半导体层210中例如没有掺杂区211，介质层220例如为硬掩膜层，在形成填充半导体侧210中的导电孔205的导电通道230后，还包括去除介质层220和位于介质层220上方的导电通道230，这样也能够获得横向尺寸减小的导电通道结构。
在一个具体的器件结构中，例如为沟槽型MOSFET器件中，半导体层210例如为外延层或栅极导体层，介质层220例如为外延层上的层间介质层，掺杂区211例如为体区，导电通道230例如为源区或栅极的电极引出结构。
在另一个具体的器件结构中，例如为需要键合的存储器件中，半导体层210例如为键合层，介质层220例如为掩膜层，导电通道230例如为改善键合层的键合性能的金属导电通道，即后续会去除作为掩模层的介质层220和位于介质层220上方的导电通道。
因此，本申请仅示出了一种示例性的减小导电通道横向尺寸的方法，即通过在介质层220中用于定义导电孔的横向尺寸的开口侧壁形成侧墙203，从而可以减小开口的横向尺寸，进而通过开口蚀刻形成的导电孔的横向尺寸也会小于原先的开口的横向尺寸。在开口的横向尺寸已经尽可能小的情况下，本申请的导电通道的制造方法可以进一步的减小开口的横向尺寸，从而降低导电通道对器件结构的影响，同时也为器件的进一步小型化提供了方法。
图3a至图3f示出了根据本发明实施例的导电通道的制造方法的各阶段的截面图。其中，以该导电通道位于沟槽型MOSFET器件的外延层中为例进行详细的描述。
步骤1：在半导体层210的第一表面上形成介质层220，并在介质层220中形成开口201，如图3a和图3b所示。
在该步骤中，采用化学气相沉积或物理气相沉积等工艺，在半导体层210的第一表面上形成介质层220。然后对介质层220进行图案化，从而在介质层220中形成开口201。
在该实施例中，半导体层210中在靠近第一表面的一侧形成有掺杂区211，半导体层210例如为N型的硅材料形成的外延层，介质层220为绝缘材料，例如为氧化硅或氮化硅。
其中，在介质层220中形成开口201的方法例如为：在介质层220的表面上形成掩膜层或光刻胶层，对掩膜层或光刻胶层进行过图案化，经由图案化的掩膜层或光刻胶层对介质层220进行蚀刻以形成开口201。开口201贯穿介质层220，暴露半导体层210的表面。
该步骤中形成的开口201的横向尺寸A1大于设定的开口的横向尺寸D，但是采用蚀刻工艺并不能进一步减小开口201的横向尺寸A1，使其满足设定值D。
在沟槽型MOSFET器件这种实施例中，介质层220作为绝缘层位于半导体层210的表面。
步骤2：在介质层220的表面上形成阻挡层202，如图3c所示。
在该步骤中，采用原子层沉积工艺、化学气相沉积或物理气相沉积等工艺在介质层220的表面上形成阻挡层202，该阻挡层202同时也在介质层220的开口201的侧壁和底部形成共形层，使得开口204的横向尺寸减小。
在该实施例中，阻挡层202的材料例如为TEOS（正硅酸乙酯）。阻挡层202沿开口的侧壁和底部形成，从而使得开口204中两个侧壁间的距离从介质层220之间的距离A1变为阻挡层202之间的距离A2，而A2明显小于A1，从而使得介质层220中的开口204的横向尺寸减小。
步骤3：去除所述介质层220表面上的阻挡层202和开口204暴露的半导体层210上的阻挡层202，仅保留位于介质层220中开口204的侧壁的阻挡层202，形成侧墙203，如图3d所示。
在该步骤中，例如采用化学机械研磨工艺去除位于介质层220表面上方的阻挡层202，然后采用各向异性蚀刻的干法蚀刻工艺去除开口201底部的阻挡层202，仅保留位于开口204中侧壁的阻挡层202，形成侧墙203。在该实施例中，干法蚀刻例如包括离子蚀刻、铣离子蚀刻等蚀刻工艺。
在去除开口204底部的阻挡层202时，还可以对开口204中位于介质层220表面部分的阻挡层202进行蚀刻，从而扩大开口204的顶部的尺寸，便于后续沉积材料时材料的填充。
在该步骤中，通过控制阻挡层202的沉积厚度，可以控制侧墙203的厚度，从而使得经过侧墙203减小后的开口204的横向尺寸A2符合设定的宽度值D。
步骤4：经由所述介质层220和侧墙203在半导体层210中形成延伸到掺杂区211的导电孔205，如图3e所示。
在该步骤中，采用各项异性蚀刻的干法蚀刻工艺，经由介质层220中的开口204对半导体层210进行蚀刻，从而在半导体层210中形成导电孔205，该导电孔205的底部位于掺杂区211中。
在该实施例中，由于介质层220中的开口204的侧壁形成有侧墙203，使得介质层220中的开口204的横向尺寸A2相比于A1有所减小，在经由介质层220中的开口204对半导体层210进行蚀刻时，形成的导电孔205的横向尺寸也会有所减小，例如为不大于A2。
步骤5：在介质层220的表面上形成导电通道230，该导电通道230也填充导电孔205，如图3f所示。
在该步骤中，采用导电材料对导电孔205进行填充，在介质层220的表面和导电孔205中形成导电通道230，导电通道230的材料例如为金属材料。
在该步骤中，由于开口204的顶部位置的横向尺寸较大，因而在填充材料时，不易发生顶部开口先闭合的情况。
在上述实施例中，以沟槽型MOSFET器件中源区的引出电极为例对缩小导电通道的横向尺寸的方法进行了描述，在其他器件结构中，也可以用到本申请所示的导电通道的制造方法，从而减小导电通道的横向尺寸。
图4示出了根据本发明实施例的沟槽型MOSFET器件的结构示意图。
参考图4，在衬底310的第一表面上形成外延层320，在外延层中形成沟槽结构，包括：在外延层320中形成沟槽，在沟槽中形成绝缘层331、第一栅极导体332、栅氧化层333和第二栅极导体334，以及在外延层320中形成体区321和源区322。进一步地，在前端器件的表面，即外延层320的表面形成介质层335，然后在介质层335中形成开口，在开口的侧壁形成侧墙336，经由开口对外延层320进行蚀刻形成导电孔，然后沉积金属材料形成导电通道342，其中导电通道342填充介质层335中开口和外延层320。进一步地，还包括：经由导电孔在外延层320中形成接触层323以及在衬底310的第二表面形成第二导电层343。
在图4所示的沟槽型MOSFET器件中，由于采用了减小导电通道横向尺寸的方法，因此，最终形成的导电通道341的横向尺寸也有所减小，从而降低了导电通道341对沟槽中的第二栅极导体334的影响，同时也为器件整体结构的进一步减小提供了一种思路。
本发明提供的用于掺杂区的导电通道的制造方法，通过在介质层中开口的侧壁形成侧墙，缩小介质层中开口的横向尺寸，从而以更小的开口对半导体层进行蚀刻，最终获得横向尺寸更小的导电孔和导电通道，使得器件在减小尺寸时不会受到导电通道尺寸的影响，改善器件的性能，用时使得一些器件能够进一步减小尺寸。
本发明提供的沟槽型MOSFET器件及其制造方法，采用了前述所述的用于掺杂区的导电通道的制造方法，减小了导电孔和导电通道的横向尺寸，从而降低了在越来越小的元胞尺寸的器件中，导电通道对沟道的影响，提高了器件的性能。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (9)

1.一种用于掺杂区的导电通道的制造方法，其特征在于，包括：
在半导体层上形成介质层，所述半导体层包括掺杂区；
在所述介质层中形成开口；
在所述开口的侧壁形成侧墙；
经由所述开口对所述半导体层进行蚀刻，形成到达所述掺杂区的导电孔；以及
在所述导电孔中填充导电材料形成导电通道，
其中，所述侧墙用于减小所述开口的横向尺寸，进而减小经由所述开口刻蚀的导电孔的横向尺寸和导电通道的横向尺寸。
2.根据权利要求1所述的制造方法，其特征在于，在所述开口的侧壁形成侧墙的步骤包括：
在所述介质层的表面和所述开口中形成阻挡层；
去除所述介质层表面的所述阻挡层和去除所述开口底部的阻挡层，所述开口侧壁的阻挡层形成侧墙。
3.根据权利要求1所述的制造方法，其特征在于，在所述介质层中形成开口的步骤包括：
在所述介质层上形成图案化的掩膜层；
通过所述掩膜层将所述掩膜层中的图案转移到所述介质层中形成开口。
4.一种沟槽型MOSFET器件的制造方法，其特征在于，包括：
在半导体衬底上形成外延层；
在所述外延层中形成沟槽结构、体区和源区，所述体区与所述沟槽结构邻接，所述源区位于所述体区中；
在所述外延层的表面形成介质层；
在所述介质层中形成开口；
在所述开口的侧壁形成侧墙；
经由所述开口对所述外延层进行蚀刻，形成到达所述体区的导电孔；以及
在所述导电孔中填充导电材料形成导电通道，
其中，所述侧墙用于减小开口的横向尺寸，进而减小经由所述开口刻蚀的导电孔的横向尺寸和所述导电通道的横向尺寸。
5.根据权利要求4所述的制造方法，其特征在于，所述沟槽型MOSFET器件的元胞区为所述体区的外周边围绕的区域，并且所述导电通道邻接所述体区的外周边。
6.根据权利要求5所述的制造方法，其特征在于，在所述开口的侧壁形成侧墙的步骤包括：
在所述介质层的表面和所述开口中形成阻挡层；
去除所述介质层表面的所述阻挡层和去除所述开口底部的阻挡层，所述开口侧壁的阻挡层形成侧墙。
7.根据权利要求5所述的制造方法，其特征在于，所述沟槽结构包括：位于所述外延层中的沟槽；位于所述沟槽中的绝缘层、第一栅极导体、栅氧化层和第二栅极导体，所述绝缘层围绕所述沟槽侧壁并包围所述第一栅极导体，所述栅氧化层位于所述沟槽上部侧壁，所述第二栅极导体位于沟槽上部的所述绝缘层上。
8.根据权利要求5所述的制造方法，其特征在于，在所述导电孔中填充导电材料形成导电通道的步骤之后，还包括：在所述衬底的第二表面形成第二导电层。
9.一种沟槽型MOSFET器件，采用如权利要求4-8中任一项所述的制造方法形成。
CN202111078843.XA 2021-09-15 2021-09-15 用于掺杂区的导电通道的制造方法、沟槽型mosfet器件及其制造方法 Active CN113782429B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202111078843.XA CN113782429B (zh) 2021-09-15 2021-09-15 用于掺杂区的导电通道的制造方法、沟槽型mosfet器件及其制造方法
US17/944,284 US20230077336A1 (en) 2021-09-15 2022-09-14 Method for manufacturing conducting path in doped region, trench-type mosfet device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111078843.XA CN113782429B (zh) 2021-09-15 2021-09-15 用于掺杂区的导电通道的制造方法、沟槽型mosfet器件及其制造方法

Publications (2)

Publication Number Publication Date
CN113782429A CN113782429A (zh) 2021-12-10
CN113782429B true CN113782429B (zh) 2024-01-26

Family

ID=78843987

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111078843.XA Active CN113782429B (zh) 2021-09-15 2021-09-15 用于掺杂区的导电通道的制造方法、沟槽型mosfet器件及其制造方法

Country Status (2)

Country Link
US (1) US20230077336A1 (zh)
CN (1) CN113782429B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004111660A (ja) * 2002-09-19 2004-04-08 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置の製造方法
US7060567B1 (en) * 2005-07-26 2006-06-13 Episil Technologies Inc. Method for fabricating trench power MOSFET
CN109616447A (zh) * 2018-12-13 2019-04-12 武汉新芯集成电路制造有限公司 一种半导体器件及其制造方法
CN110571141A (zh) * 2018-06-05 2019-12-13 中芯国际集成电路制造(上海)有限公司 金属栅极的制造方法和半导体器件的制造方法
CN111180340A (zh) * 2020-01-02 2020-05-19 杭州士兰微电子股份有限公司 沟槽栅mosfet功率半导体器件及其多晶硅填充方法和制造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI458097B (zh) * 2012-12-12 2014-10-21 Beyond Innovation Tech Co Ltd 溝渠式閘極金氧半場效電晶體及其製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004111660A (ja) * 2002-09-19 2004-04-08 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置の製造方法
US7060567B1 (en) * 2005-07-26 2006-06-13 Episil Technologies Inc. Method for fabricating trench power MOSFET
CN110571141A (zh) * 2018-06-05 2019-12-13 中芯国际集成电路制造(上海)有限公司 金属栅极的制造方法和半导体器件的制造方法
CN109616447A (zh) * 2018-12-13 2019-04-12 武汉新芯集成电路制造有限公司 一种半导体器件及其制造方法
CN111180340A (zh) * 2020-01-02 2020-05-19 杭州士兰微电子股份有限公司 沟槽栅mosfet功率半导体器件及其多晶硅填充方法和制造方法

Also Published As

Publication number Publication date
CN113782429A (zh) 2021-12-10
US20230077336A1 (en) 2023-03-16

Similar Documents

Publication Publication Date Title
KR100605499B1 (ko) 리세스된 게이트 전극을 갖는 모스 트랜지스터 및 그제조방법
US9722071B1 (en) Trench power transistor
US8507349B2 (en) Semiconductor device employing fin-type gate and method for manufacturing the same
JP2008533705A (ja) 高電圧コンポーネントを備えた、トレンチ絶縁されたｓｏｉ集積回路へのキャリア基板コンタクトの作製
KR102102731B1 (ko) 반도체 디바이스 및 제조 방법
US9991378B2 (en) Trench power semiconductor device
US9508723B2 (en) Semiconductor device having buried gate and manufacturing method thereof
KR101432619B1 (ko) 반도체 장치 및 그 제조 방법
CN113782429B (zh) 用于掺杂区的导电通道的制造方法、沟槽型mosfet器件及其制造方法
CN112582260B (zh) 沟槽型mosfet及其制造方法
CN115188711A (zh) 接触孔制造方法及半导体器件制造方法
JP5388495B2 (ja) 半導体装置
CN116169094A (zh) 自对准孔的制备方法及半导体器件
CN114078947A (zh) 沟槽金氧半晶体管器件及其制造方法
CN115910795B (zh) 一种屏蔽栅功率器件及其制备方法
CN113437149B (zh) 半导体结构及其形成方法
CN115863411B (zh) 一种屏蔽栅功率器件及其制备方法
JP2006196545A (ja) 半導体装置の製造方法
CN106992123B (zh) 横向扩散金属氧化半导体元件及其制造方法
US11949009B2 (en) Semiconductor die and method of manufacturing the same
CN114078701B (zh) 半导体结构及其形成方法
US20230061535A1 (en) Semiconductor device and manufacturing method thereof, nand memory device
CN113437148B (zh) 半导体结构及其形成方法
CN111755335B (zh) 半导体结构及其形成方法
CN114512403B (zh) 半导体器件的制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant