CN115863411B - 一种屏蔽栅功率器件及其制备方法 - Google Patents

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Abstract

本发明提供一种屏蔽栅功率器件及其制备方法，该屏蔽栅功率器件包括半导体层、介电层、屏蔽栅层、栅介质层、栅导电层、层间介质层、封堵层、接触孔及源极，其中，半导体层上设有多个沿X方向间隔设置的沟槽；介电层位于沟槽的内壁及底面，屏蔽栅层位于沟槽中，屏蔽栅层的上表面高于介电层的上表面；栅介质层覆盖沟槽内壁、介电层上表面及屏蔽栅层显露表面；栅导电层位于沟槽中且上表面低于半导体层上表面；层间介质层覆盖沟槽的开口，位于沟槽上方的层间介质层中设有多个贯穿层间介质层的第一通孔；封堵层封堵第一通孔的开口；接触孔贯穿层间介质层；源极填充接触孔。本发明通过空腔结构的形成，降低了器件的栅源寄生电容，提升了器件的开关速度。

Description

一种屏蔽栅功率器件及其制备方法
技术领域
本发明属于半导体集成电路制造领域，涉及一种屏蔽栅功率器件及其制备方法。
背景技术
功率MOSFET器件由于高的耐压值，被广泛应用于高压电子器件中，屏蔽栅沟槽MOSFET作为功率MOSFET中一种，其相较于传统沟槽MOSFET具有更低的导通电阻、更快的开关速度等优点。如图1及图2所示，分别为屏蔽栅沟槽MOSFET的一种剖面结构示意图及屏蔽栅沟槽MOSFET的另一种剖面结构示意图，包括半导体层01、沟槽011、介电层012、屏蔽栅层013、栅介质层02、隔离介质层03、栅导电层04、层间介质层05、接触孔051及源极06，由于屏蔽栅沟槽MOSFET的源极覆盖到栅导电层的上方的层间介质层(Inter Layer Dielectric，简称ILD)上表面，即层间介质层位于源极和栅极之间，使栅极与源极之间的正对面积增大，导致栅极与源极之间的栅源寄生电容Cgs增大，增加了器件的输入电容，使器件的开关速度降低，同时增加了器件的开关损耗。
目前，为了降低器件的栅源电容，通常增加层间介质层的厚度，以增加栅极与源极之间的距离，继而降低栅极与源极之间的栅源寄生电容，但是随着层间介质层增厚，导致接触孔的深宽比增大，继而导致接触孔的填充工艺难度增大，填充接触孔的源极的质量也相应降低，器件的可靠性也随之降低。
因此，急需寻找一种无需通过增加层间介质层厚度来降低器件栅源寄生电容的屏蔽栅功率器件。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种屏蔽栅功率器件及其制备方法，用于解决现有技术中屏蔽栅功率器件通过增加层间介质层厚度降低栅源寄生电容导致填充接触孔工艺困难的问题。
为实现上述目的及其他相关目的，本发明提供了一种屏蔽栅功率器件的制备方法，包括以下步骤：
提供一半导体层，所述半导体层的上表层设有多个开口向上且沿X方向间隔设置的沟槽；
于所述沟槽中形成介电层及屏蔽栅层，所述介电层位于所述沟槽的内壁及底面，所述屏蔽栅层的上表面高于所述介电层的上表面，所述介电层包裹所述屏蔽栅层的侧壁及底面；
形成覆盖所述沟槽的内壁、所述介电层的上表面及所述屏蔽栅层的显露表面的栅介质层，于所述沟槽中形成栅导电层，所述栅导电层的上表面低于所述半导体层上表面预设距离；
形成填充所述沟槽的牺牲层，所述牺牲层的上表面与所述半导体层的上表面齐平，形成覆盖所述栅介质层及所述牺牲层的显露上表面的层间介质层；
形成贯穿所述层间介质层的多个第一通孔及多个第二通孔，所述第一通孔的底面显露出所述牺牲层的上表面，并基于所述第一通孔去除所述牺牲层；
于所述层间介质层的显露表面形成封堵层，以得到由所述封堵层、所述第一通孔、所述层间介质层、所述栅介质层及所述栅导电层组成的空腔结构，位于所述第一通孔中的所述封堵层的底面延伸至距离所述层间介质层上表面预设距离处，减薄所述封堵层；
基于所述第二通孔形成接触孔，形成填充所述接触孔的源极。
可选地，所述牺牲层的材质包括氮化硅、氧化硅。
可选地，形成所述第一通孔的方法包括干法刻蚀。
可选地，去除所述牺牲层的方法包括干法刻蚀、湿法刻蚀。
可选地，相同刻蚀条件下，所述牺牲层的刻蚀速率与所述层间介质层的刻蚀速率不同。
本发明还提供了一种屏蔽栅功率器件，包括：
半导体层，上表层设有多个开口向上且沿X方向间隔设置的沟槽；
介电层及屏蔽栅层，所述介电层位于所述沟槽的内壁及底面，所述屏蔽栅层位于所述沟槽中，所述屏蔽栅层的上表面高于所述介电层的上表面，所述介电层包裹所述屏蔽栅层的侧壁及底面；
栅介质层，覆盖所述沟槽的内壁、所述介电层的上表面及所述屏蔽栅层的显露表面；
栅导电层，位于所述沟槽中，所述栅导电层的上表面低于所述半导体层上表面且与所述半导体层的上表面间隔预设距离；
层间介质层，覆盖所述栅介质层显露上表面及所述沟槽的开口，位于所述沟槽上方的所述层间介质层中设有多个贯穿所述层间介质层的第一通孔；
封堵层，位于所述第一通孔的上部并封堵所述第一通孔的开口，所述封堵层的底面距离所述层间介质层的上表面预设距离，所述封堵层、所述第一通孔、所述层间介质层、所述栅介质层及所述栅导电层组成的空腔结构；
接触孔，贯穿位于相邻两个所述沟槽之间的所述半导层上方的所述层间介质层；
源极，填充所述接触孔。
可选地，相邻两个所述沟槽之间的所述半导体层的上表层还设有第一导电类型源区及第二导电类型体区，所述源区位于所述体区的上表层。
可选地，所述栅导电层的底面低于所述体区的底面，所述源区的底面低于所述栅导电层的上表面。
可选地，所述第一通孔的深宽比大于所述沟槽的深宽比。
可选地，所述第一通孔呈阵列排布。
如上所述，本发明的屏蔽栅功率器件及其制备方法通过使形成的所述栅导电层的上表面低于所述栅介质层的上表面且与所述栅介质层的上表面间隔预设距离，增大了所述栅导电层与所述源极之间的距离，从而降低了器件的栅源寄生电容；于位于所述栅导电层上方并覆盖所述沟槽开口的所述层间介质层中形成多个高深宽比的所述第一通孔，并利用所述封堵层封堵所述第一通孔的开口，以使所述封堵层与所述第一通孔、所述层间介质层、所述栅介质层及所述栅导电层合围形成所述空腔结构，由于所述栅导电层的上表面高于所述源区的下表面，所述源区的底面到所述栅介质层上表面之间的距离较小，所述层间介质层的介电常数相较于空气及真空来说较大，导致所述第一通孔中去除的所述层间介质层部分对所述栅极与所述源极之间的电介质的介电性能的贡献大于所述空腔结构对所述栅极与所述源极之间的电介质的介电性能的贡献，继而使所述栅极与所述源极之间的电介质的有效介电常数降低，使器件的栅源寄生电容进一步降低；由于器件的栅源寄生电容的降低，导致器件的输入电容同步减小，继而提升了器件的开关速度，降低器件的开关损耗。此外，通过采用本发明的器件结构，降低器件的栅源寄生电容的同时，避免了所述层间介质层的厚度增大导致的所述接触孔的深宽比的增大，继而避免了填充所述接触孔的工艺难度的增加，保证了填充所述接触孔的所述源极的质量，从而保证了器件可靠性，具有高度产业利用价值。
附图说明
图1显示为屏蔽栅沟槽MOSFET的沟槽部分的一种剖面结构示意图。
图2显示为屏蔽栅沟槽MOSFET的沟槽部分的另一种剖面结构示意图。
图3显示为本发明的屏蔽栅功率器件的制备方法的工艺流程图。
图4显示为本发明的屏蔽栅功率器件的制备方法的半导体层的剖面结构示意图。
图5显示为本发明的屏蔽栅功率器件的制备方法的形成介电材料层后的剖面结构示意图。
图6显示为本发明的屏蔽栅功率器件的制备方法的形成屏蔽栅材料层后的剖面结构示意图。
图7显示为本发明的屏蔽栅功率器件的制备方法的形成屏蔽栅层后的剖面结构示意图。
图8显示为本发明的屏蔽栅功率器件的制备方法的形成栅介质层后的剖面结构示意图。
图9显示为本发明的屏蔽栅功率器件的制备方法的形成栅导电材料层后的剖面结构示意图。
图10显示为本发明的屏蔽栅功率器件的制备方法的形成栅导电层后的剖面结构示意图。
图11显示为本发明的屏蔽栅功率器件的制备方法的形成牺牲材料层后的剖面结构示意图。
图12显示为本发明的屏蔽栅功率器件的制备方法的形成牺牲层后的剖面结构示意图。
图13显示为本发明的屏蔽栅功率器件的制备方法的形成第一通孔及第二通孔后的剖面结构示意图。
图14显示为本发明的屏蔽栅功率器件的制备方法的形成第一通孔后的位于栅导电层上方的层间介质层的顶面结构示意图。
图15显示为本发明的屏蔽栅功率器件的制备方法的去除牺牲层后的剖面结构示意图。
图16显示为本发明的屏蔽栅功率器件的制备方法的减薄封堵层并形成接触孔后的剖面结构示意图。
图17显示为本发明的屏蔽栅功率器件的制备方法的形成源极后的剖面结构示意图。
附图标号说明
01 半导体层
011 沟槽
012 介电层
013 屏蔽栅层
02 栅介质层
03 隔离介质层
04 栅导电层
05 层间介质层
051 接触孔
06 源极
1 半导体层
11 沟槽
12 介电层
13 屏蔽栅层
14 介电材料层
15 屏蔽栅材料层
2 栅介质层
3 栅导电层
31 栅导电材料层
4 牺牲层
41 牺牲材料层
5 层间介质层
51 第一通孔
52 第二通孔
6 封堵层
61 接触孔
7 源极
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图3至图17。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
本实施例提供一种屏蔽栅功率器件的制备方法，如图3所示，为所述屏蔽栅功率器件的制备方法的工艺流程图，包括以下步骤：
S1：提供一半导体层，所述半导体层的上表层设有多个开口向上且沿X方向间隔设置的沟槽；
S2：于所述沟槽中形成介电层及屏蔽栅层，所述介电层位于所述沟槽的内壁及底面，所述屏蔽栅层的上表面高于所述介电层的上表面，所述介电层包裹所述屏蔽栅层的侧壁及底面；
S3：形成覆盖所述沟槽内壁、所述介电层上表面及所述屏蔽栅层显露表面的栅介质层，于所述沟槽中形成栅导电层，所述栅导电层的上表面低于所述半导体层上表面预设距离；
S4：形成填充所述沟槽的牺牲层，所述牺牲层的上表面与所述半导体层的上表面齐平，形成覆盖所述栅介质层及所述牺牲层的显露上表面的层间介质层；
S5：形成贯穿所述层间介质层的多个第一通孔及多个第二通孔，所述第一通孔的底面显露出所述牺牲层的上表面，并基于所述第一通孔去除所述牺牲层；
S6：于所述层间介质层的显露表面形成封堵层，以得到由所述封堵层、所述第一通孔、所述层间介质层、所述栅介质层及所述栅导电层组成的空腔结构，位于所述第一通孔中的所述封堵层的底面延伸至距离所述层间介质层上表面预设距离处，减薄所述封堵层；
S7：基于所述第二通孔形成接触孔，形成填充所述接触孔的源极。
请参阅图4至图7，执行所述步骤S1及所述步骤S2：提供一半导体层1，所述半导体层1的上表层设有多个开口向上且沿X方向间隔设置的沟槽11；于所述沟槽11中形成介电层12及屏蔽栅层13，所述介电层12位于所述沟槽11的内壁及底面，所述屏蔽栅层13的上表面高于所述介电层12的上表面，所述介电层12包裹所述屏蔽栅层13的侧壁及底面。
具体的，如图4所示，为形成所述半导体层1的剖面结构示意图，所述半导体层1包括第一导电类型衬底(未图示)及第一导电类型漂移区(未图示)。
具体的，所述第一导电类型包括N型或者P型中的一种，所述第二导电类型包括N型或者P型中的一种，且所述第一导电类型与所述第二导电类型的导电类型相反。本实施例中，所述第一导电类型为N型，所述第二导电类型为P型。
具体的，所述衬底的掺杂浓度大于所述漂移区的掺杂浓度，在保证器件性能及所述衬底的掺杂浓度大于所述漂移区的掺杂浓度的情况下，所述衬底的掺杂浓度可以根据实际情况进行选择，这里不再限制；所述漂移区的掺杂浓度可以根据实际情况进行选择，这里不再限制。
具体的，所述衬底的材质包括硅、硅锗、碳化硅、氮化镓或者其他适合的半导体材料；在保证器件性能的情况下，所述衬底的厚度及尺寸可以根据实际情况进行选择，这里不再限制。
具体的，在保证器件性能的情况下，所述漂移区的厚度可以根据实际情况进行选择，这里不再限制。
具体的，所述沟槽11位于所述漂移区中，在保证器件性能的情况下，所述沟槽11的深度及开口尺寸可以根据实际情况进行选择，这里不再限制。
具体的，在保证器件性能的情况下，相邻两个所述沟槽11之间的距离可以根据实际情况进行选择，这里不再限制。这里的相邻两个所述沟槽11之间的距离是指X方向的间隔距离。
具体的，形成所述介电层12之前还包括形成介电材料层14的步骤，所述介电材料层14覆盖所述半导体层1的上表面及所述够11的内壁和底面。
具体的，如图5所示，为形成所述介电材料层14后的剖面结构示意图，形成所述介电材料层14的方法包括化学气相沉积、物理气相沉积或者其他适合的方法。
具体的，所述介电材料层14的材质包括氧化硅、氮化硅或者其他适合的介电材料；在保证器件性能的情况下，所述介电材料层14的厚度可以根据实际情况进行选择，这里不再限制。
具体的，形成所述介电材料层14之后，形成所述介电层12之前，还包括形成填充所述沟槽11的屏蔽栅材料层15的步骤，所述屏蔽栅材料层15还覆盖所述介电材料层14的上表面。
具体的，如图6所示，为形成所述屏蔽栅材料层15后的剖面结构示意图，形成所述屏蔽栅材料层15的方法包括化学气相沉积、物理气相沉积或者其他适合的方法。
具体的，所述屏蔽栅材料层15的材质包括多晶硅或者其他适合的导电材料。
具体的，如图7所示，为形成所述屏蔽栅层13后的剖面结构示意图，形成所述屏蔽栅层13及所述介电层12包括以下步骤：去除所述沟槽11顶部的所述屏蔽栅材料层15以得到预设高度的所述屏蔽栅层13；去除所述沟槽11内壁的所述介电材料层14以得到上表面低于所述屏蔽栅层13上表面的所述介电层12。
具体的，去除所述沟槽11顶部的所述屏蔽栅材料层15的同时，去除位于所述介电材料层14上表面的所述屏蔽栅材料层15；去除所述沟槽11内壁的所述介电材料层14的同时，去除覆盖所述半导体层1上表面的所述介电材料层14。
具体的，去除覆盖所述介电材料层14上表面的所述屏蔽栅材料层15的方法包括化学机械研磨、干法刻蚀、湿法刻蚀或者其他适合的方法；去除位于所述沟槽11顶部的所述屏蔽栅材料层15的方法包括干法刻蚀、湿法刻蚀或者其他适合的方法。
具体的，去除覆盖所述半导体层1上表面的所述介电材料层14的方法包括化学机械研磨、干法刻蚀、湿法刻蚀或者其他适合的方法；去除位于所述沟槽11内壁的所述介电材料层14的方法包括干法刻蚀、湿法刻蚀或者其他适合的方法。
具体的，在保证器件性能的情况下，所述介电层12的上表面与所述屏蔽栅层13上表面之间的距离可以根据实际情况进行设置，这里不再限制。
再请参阅图8至图10，执行所述步骤S3及所述步骤S4：形成覆盖所述沟槽11的内壁、所述介电层12的上表面及所述屏蔽栅层13的显露表面的栅介质层2，于所述沟槽11中形成栅导电层3，所述栅导电层3的上表面低于所述半导体层1上表面预设距离；形成填充所述沟槽11的牺牲层4，所述牺牲层4的上表面与所述半导体层1的上表面齐平，形成覆盖所述栅介质层2及所述牺牲层4的显露上表面的层间介质层5。
具体的，如图8所示，为形成所述栅介质层2后的剖面结构示意图，形成所述栅介质层2的方法包括热氧化法、化学气相沉积、物理气相沉积或者其他适合的方法。
具体的，所述栅介质层2的材质包括氧化硅、氮化硅或者其他适合的介电材料。
具体的，在保证器件性能的情况下，所述栅介质层2的厚度可以根据实际情况进行选择，这里不再限制。
具体的，形成所述栅介质层2之后，形成所述栅导电层3之前，还包括形成填充所述沟槽11的栅导电材料层31的步骤，所述栅导电材料层31还覆盖所述栅介质层2的上表面。
具体的，如图9所示，为形成所述栅导电材料层31后的剖面结构示意图，形成所述栅导电材料层31的方法包括化学气相沉积、物理气相沉积或者其他适合的方法。
具体的，所述栅导电材料层31的材质包括多晶硅或者其他适合的导电材料。
具体的，形成所述栅导电材料层31之后，形成所述栅导电层3之前，还包括去除覆盖所述栅介质层2上表面的所述栅导电材料层31及位于所述过沟槽11顶部的所述栅导电材料层31的步骤，以得到预设厚度的所述栅导电层3。这里的厚度是指所述栅导电层3的上表面到所述栅导电层3的下表面之间的距离。
具体的，去除覆盖所述栅介质层2上表面的所述栅导电材料层31的方法包括化学机械研磨、干法刻蚀、湿法刻蚀或者其他适合的方法；去除位于所述沟槽11顶部的所述栅导电材料层31的方法包括干法刻蚀、湿法刻蚀或者其他适合的方法。
具体的，如图10所示，为形成所述栅导电层3后的剖面结构示意图，在保证器件性能的情况下，所述栅导电层3的厚度可以根据实际情况进行选择，这里不再限制。
具体的，形成所述栅导电层3之后，形成所述牺牲层4之前，还包括形成填充所述沟槽11的牺牲材料层41的步骤，所述牺牲材料层41还覆盖所述栅介质层2的上表面。
具体的，如图11所示，为形成所述牺牲材料层41后的剖面结构示意图，形成所述牺牲材料层41的方法包括化学气相沉积、物理气相沉积或者其他适合的方法。
具体的，所述牺牲材料层41与所述栅介质层2的材质不同，且在相同的刻蚀条件下，所述牺牲材料层41与所述栅介质层2具有较高的刻蚀选择比，以避免后续去除所述牺牲材料层41的过程中损伤所述栅介质层2。
作为示例，如图12所示，为形成所述牺牲层4后的剖面结构示意图，所述牺牲层4的材质包括氧化硅、氮化硅或者其他适合的材料。
具体的，形成所述牺牲材料层41之后，形成所述牺牲层4之前，还包括去除覆盖所述栅介质层2上表面的所述牺牲材料层41的步骤，以得到所述牺牲层4。
具体的，去除覆盖所述栅介质层2上表面的所述牺牲材料层41的方法包括化学机械研磨、干法刻蚀、湿法刻蚀或者其他适合的方法。
具体的，形成所述牺牲层4之后，形成所述层间介质层5之前，还包括于相邻两个所述沟槽11之间的所述半导体层1的上表层形成第一导电类型源区(未图示)及第二导电类型体区(未图示)的步骤，所述源区位于所述体区的上表层。
具体的，形成所述体区的方法包括离子注入或者其他适合的方法；形成所述源区的方法包括离子注入或者其他适合的方法。
具体的，所述源区的掺杂浓度大于所述漂移区的掺杂浓度，在保证器件性能的情况下，所述体区的掺杂浓度及厚度可以根据实际情况进行选择，这里不再限制；所述源区的掺杂浓度、尺寸、厚度及形状可以根据实际情况进行选择，这里不再限制。这里的所述体区的厚度是指所述体区的下表面与所述体区的上表面之间的距离，所述源区的厚度是指所述源区下表面与所述源区上表面之间的距离。
具体的，所述栅导电层3的下表面低于所述体区的下表面，所述栅导电层3上表面高于所述源区的下表面。
具体的，形成所述层间介质层5的方法包括化学气相沉积、物理气相沉积或者其他适合的方法。
具体的，所述层间介质层5的材质包括氧化硅、氮化硅或者其他适合的介电材料。
具体的，在保证器件性能的情况下，所述层间介质层5的厚度可以根据实际情况进行选择，这里不再限制。
请参阅图13至图17，执行所述步骤S5、所述步骤S6及所述步骤S7：形成贯穿所述层间介质层5的多个第一通孔51及多个第二通孔52，所述第一通孔51的底面显露出所述牺牲层4的上表面，并基于所述第一通孔41去除所述牺牲层；于所述层间介质层5的显露表面形成封堵层6，以得到由所述封堵层6、所述第一通孔51、所述层间介质层5、所述栅介质层2及所述栅导电层3组成的空腔结构，位于所述第一通孔51中的所述封堵层6的底面延伸至距离所述层间介质层5上表面预设距离处，减薄所述封堵层6；基于所述第二通孔52形成接触孔61，形成填充所述接触孔61的源极7。
作为示例，如图13及图14所示，分别为形成所述第一通孔51及所述第二通孔52后的剖面结构示意图及形成所述第一通孔51后的位于所述栅导电层3上方的所述层间介质层5的顶面结构示意图，形成所述第一通孔51的方法包括干法刻蚀或者其他适合的方法。本实施例中，由于干法刻蚀具有良好的各向异性，因此采用干法刻蚀形成所述第一通孔41。
具体的，形成所述第二通孔52的方法包括干法刻蚀、湿法刻蚀或者其他适合的方法。本实施例中，为了节约成本，采用干法刻蚀同步形成所述第一通孔51与所述第二通孔52。
具体的，所述第一通孔51具有较高的深宽比，以使形成所述封堵层6的过程中，所述封堵层6难以填充进所述第一通孔51的底部，仅能填充所述第一通孔51的顶部，以封堵所述第一通孔51的开口。这里的深宽比是指所述第一通孔51的深度与所述第一通孔51的开口尺寸的比值。
具体的，在保证所述封堵层6仅能封堵所述第一通孔51开口及便于通过所述第一通孔51去除所述牺牲层4的情况下，所述第一通孔51的开口尺寸可以根据实际情况进行选择，这里不再限制。
具体的，在保证器件性能的情况下，所述第二通孔52的开口尺寸可以根据实际情况进行选择，这里不再限制。
作为示例，如图15所示，为去除所述牺牲层4后的剖面结构示意图，去除所述牺牲层4的方法包括干法刻蚀、湿法刻蚀或者其他适合的方法。
具体的，在去除所述牺牲层4的过程，去除所述牺牲层4的刻蚀剂通过所述第一通孔51与所述牺牲层4接触，并刻蚀所述牺牲层4，以完全去除填充所述沟槽11的所述牺牲层4。
具体的，所述牺牲层4去除后，所述沟槽11与所述层间介质层5之间形成空气或者真空填充的间隙。
作为示例，相同刻蚀条件下，所述牺牲层4的刻蚀速率与所述层间介质层5的刻蚀速率不同，以避免去除所述牺牲层4的过程中，导致所述第一通孔51的开口外扩过大，导致所述第一通孔51的深宽比减小，使所述封堵层6能够填充进所述第一通孔51中。
具体的，形成所述封堵层6的方法包括化学气相沉积、物理气相沉积或者其他适合的方法。
具体的，所述封堵层6的材质包括氧化硅、氮化硅或者其他适合的介电材料。本实施例中，所述封堵层6的材质与所述层间介质层5的材质相同。
具体的，由于所述第一通孔51具有较高的深宽比，导致形成所述封堵层6的过程中，所述封堵层6难以填充进所述第一通孔51中，只能于所述第一通孔51的顶部进行填充，继而封堵住所述第一通孔51的开口。
具体的，由于去除所述牺牲层4之后，所述第一通孔51的底部与所述沟槽11中所述牺牲层4去除后产生的间隙连通，所述第一通孔51、所述层间介质层5、所述封堵层6、所述栅导电层3、所述栅介质层2合围形成空腔结构，且所述空腔结构中的腔体为空气腔体或者真空腔体。
具体的，如图16所示，为减薄所述封堵层6并形成所述接触孔61后的剖面结构示意图，减薄所述封堵层6的方法包括化学机械研磨、干法刻蚀、湿法刻蚀或者其他适合的方法。
具体的，在保证器件性能的情况下，减薄的所述封堵层6的厚度可以根据实际情况进行选择，这里不再限制。
具体的，在保证器件性能及所述封堵层6能够封堵所述第一通孔51开口的情况下，减薄所述封堵层6的同时也可以减薄所述层间介质层5的上表层。
具体的，减薄所述封堵层6的同时，去除覆盖所述第二通孔52底面(即所述半导体层1的显露上表面)的所述封堵层6，以显露出所述导体层1的上表面，并利用所述封堵层6调整所述第二通孔52的通孔的开口尺寸，以得到适合尺寸的所述接触孔61的位于所述层间介质层5中的部分。
具体的，基于所述第二通孔52形成所述接触孔是基于调整通孔开口尺寸后的所述第二通孔52，刻蚀所述第二通,52底部的所述半导体层1以形成所述接触孔61。
具体的，刻蚀所述第二通孔52底部的所述半导体层1的方法包括干法刻蚀、湿法刻蚀或者其他适合的方法。
具体的，所述接触孔61贯穿所述源区且底面显露出所述体区。
具体的，所述接触孔61的底部还形成有第二导电类型接触区(未图示)，所述接触区的掺杂浓度大于所述体区的掺杂浓度。
具体的，形成所述接触区的方法包括离子注入或者其他适合的方法。
具体的，如图17所示，为形成所述源极7后的剖面结构示意图，形成所述源极7的方法包括溅射法、物理气相沉积、化学气相沉积法、金属化合物气相沉积法、分子束外延法、原子气相沉积法、原子层沉积法或者其他适合的方法。
具体的，所述源极7的材质包括钛、氮化钛、银、金、铜、铝、钨或者其他适合的导电材料。
具体的，所述源极7还覆盖所述栅导电层3上方的所述层间介质层5的上表面。
具体的，形成所述源极7之后，还包括形成栅极(未图示)及漏极的步骤(未图示)的步骤。
具体的，所述栅极与所述栅导电层3电连接，所述漏极与所述半导体层1的下表面电连接。
具体的，形成所述栅极的方法包括溅射法、物理气相沉积、化学气相沉积法、金属化合物气相沉积法、分子束外延法、原子气相沉积法、原子层沉积法或者其他适合的方法；形成所述漏极的方法包括溅射法、物理气相沉积、化学气相沉积法、金属化合物气相沉积法、分子束外延法、原子气相沉积法、原子层沉积法或者其他适合的方法。
具体的，所述栅极的材质包括钛、氮化钛、银、金、铜、铝、钨或者其他适合的导电材料；所述漏极的材质包括钛、氮化钛、银、金、铜、铝、钨或者其他适合的导电材料。
具体的，器件的栅源寄生电容其中，εr为所述栅极与所述源极7之间的有效介电常数，S为所述源极7与所述栅极的正对有效面积，k为真空静电力常量，d为器件的所述源极7与所述栅极之间的距离，由于所述栅导电层3与所述栅极电连接，S即为所述源极7与所述栅导电层3之间的正对有效面积，d即为器件的所述源极7与所述栅导电层3之间的距离。这里的有效介电常数是指指所述栅导电层3与所述源极7之间的所述层间介质层5及所述腔体结构区域的等效介电常数。
具体的，由于空气或者真空的介电常数值(约为1)小于所述层间介质层5的介电常数值(氧化硅介电常数约为4，氮化硅的介电常数在4～13之间)，且所述栅导电层3的上表面高于所述源区的下表面，导致所述层间介质层5的下表面与所述栅导电层3上表面之间的间隙较小，使所述空腔结构部分贡献的介电性能小于所述层间介质层5中失去的材料的介电性能，继而使所述栅导电层3与所述源极7之间的所述层间介质层5与所述腔体结构的等效介电常数减小，即所述栅极与所述源极7之间的有效介电常数εr的数值减小，而所述栅导电层3上方的由所述牺牲层4去除后留下的间隙区域，使得所述栅导电层3与所述层间介质层5之间的距离相对增大(即d的增大)，继而减小所述栅极与所述源极7之间的栅源寄生电容Cgs。
具体的，由于所述栅导电层3上方的所述空腔结构的形成，降低所述栅导电层3与所述源极7之间的所述层间介质层5和所述空腔结构的等效介电常数数值的同时，增大所述栅导电层3与所述源极7之间的距离，极大程度上降低了器件的栅源寄生电容，使器件无需通过增大所述层间介质层5的厚度(即增大d)来降低器件的栅源寄生电容，在所述接触孔61的开口尺寸一定的情况下，避免了所述接触孔61的深宽比的增加，降低了所述源极7填充所述接触孔61的工艺难度，保证了填充所述接触孔51的所述源极6的质量，提升了所述源极6的可靠性。
本实施例的屏蔽栅功率器件的制备方法通过于所述沟槽11中的所述栅导电层3的上表面形成上表面与所述栅介质层2的上表面齐平的所述牺牲层4，且所述栅导电层3的上表面高于所述源区的表面，于覆盖所述栅介质层2及所述牺牲层4的上表面的所述层间介质层5中形成贯穿所述层间介质层5且底面显露所述牺牲层4的所述第一通孔51，所述第一通孔具有较高的深宽比，再通过所述第一通孔51去除所述牺牲层4，并形成封堵所述第一通孔51开口的所述封堵层6，使所述封堵层6、所述第一通孔51、所述层间介质层5、所述栅介质层2及所述栅导电层3合围成所述空腔结构，降低了所述栅导电层3与所述源极7之间的有效介电常数的数值，降低了器件的栅源寄生电容，同时由于所述栅导电层3上方与所述层间介质层5间隔所述牺牲层4的厚度，使所述栅导电层3与所述源极7之间的距离相对增大，进一步降低器件的栅源寄生电容。
实施例二
本实施例提供一种屏蔽栅功率器件，如图17所示，为所述屏蔽栅功率器件的剖面结构示意图，包括半导体层1、介电层12、屏蔽栅层13、栅介质层2、栅导电层3、层间介质层5、封堵层6、接触孔61及源极7，其中，所述半导体层1的上表层设有多个开口向上且沿X方向间隔设置的沟槽11；所述介电层12位于所述沟槽11的内壁及底面，所述屏蔽栅层13位于所述沟槽11中，所述屏蔽栅层13的上表面高于所述介电层12的上表面，所述介电层12包裹所述屏蔽栅层13的侧壁及底面；所述栅介质层2覆盖所述沟槽11的内壁、所述介电层12的上表面及所述屏蔽栅层13的显露表面；所述栅导电层3位于所述沟槽11中，所述栅导电层3的上表面低于所述半导体层1上表面预设距离；所述层间介质层5覆盖所述栅介质层2显露上表面及所述沟槽11的开口，位于所述沟槽11上方的所述层间介质层5中设有多个贯穿所述层间介质层5的第一通孔51；所述封堵层6位于所述第一通孔51的上部并封堵所述第一通孔51的开口，所述封堵层6的底面距离所述层间介质层5的上表面预设距离，所述封堵层6、所述第一通孔51、所述层间介质层5、所述栅介质层2及所述栅导电层3组成的空腔结构；所述接触孔61贯穿位于相邻两个所述沟槽11之间的所述半导层1上方的所述层间介质层5；所述源极7填充所述接触孔61。
具体的，所述半导体层1包括依次层叠的第一导电类型衬底及第一导电类型漂移区，所述漂移区的掺杂浓度小于所述衬底的掺杂浓度。
作为示例，相邻两个所述沟槽11之间的所述半导体层1的上表层还设有第一导电类型源区及第二导电类型体区，所述源区位于所述体区的上表层。
具体的，所述接触孔61贯穿所述源区且底面延伸至所述体区中，所述接触孔61底部的所述体区中还设有第二导电类型接触区，所述接触区的掺杂浓度大于所述体区的掺杂浓度。
作为示例，所述栅导电层3的底面低于所述体区的底面，所述源区的底面低于所述栅导电层3的上表面。
作为示例，所述第一通孔51的深宽比大于所述沟槽11的深宽比。
作为示例，所述第一通孔51呈阵列排布，以便于使所述栅导电层3上方的所述层间介质层4的介电性能变化均匀。
具体的，在保证器件性能的情况下，所述第一通孔41的排布可以是无规则的排布。
具体的，所述屏蔽栅功率器件中还设有栅极及漏极，所述栅极与所述栅导电层3电连接，所述漏极与所述半导体层1的底面电连接。
具体的，所述源极7覆盖所述栅导电层3上方的所述层间介质层5的上表面。
具体的，所述源极7分别与所述接触区及所述源区形成欧姆接触。
具体的，由于所述栅导电层3的上表面低于所述半导体层1的上表面且与所述栅介质层2的上表面间隔预设距离，所述层间介质层5覆盖所述沟槽的开口，导致所述栅导电层3与所述层间介质层5之间形成空气或真空填充的间隙，所述栅导电层3与所述栅导电层3上方的所述源极7之间的距离增大，继而使器件的栅源寄生电容降低。
具体的，由于所述源区的厚度相对较薄，所述栅导电层3的上表面高于所述源区的底面，所述层间介质层5的材质的介电常数(约为4或者不小于4)大于真空或空气(约为1)的介电常数，导致所述空腔结构贡献的介电性能小于所述接触孔61中去除的所述层间介质层5部分贡献的介电性能，继而导致所述栅导电层3与所述源极7之间的电介质的有效介电常数值相对减小，进一步降低了器件的栅源寄生电容。
具体的，由于器件的栅源寄生电容的降低，避免了采用增加所述层间介质层5的厚度(即增加所述栅导电层3与所述源极7之间的距离)来降低器件栅源寄生电容，继而避免了由于所述层间介质层5的厚度增加导致所述接触孔61的深宽比增大，造成填充所述接触孔61的填充工艺难度增加，保证了填充所述接触孔61的所述源极7的质量，提升了器件的可靠性。
具体的，由于栅源寄生电容的降低，继而降低了器件的输入电容，从而提高了器件的开关速度，降低了器件的开关损耗。
本实施例的屏蔽栅功率器件通过优化所述屏蔽栅功率器件的结构，使所述栅导电层3的上表面低于所述栅介质层2的上表面，且与所述栅介质层2的上表面间隔预设距离，增大所述栅导电层3与所述源极7之间距离，降低了器件的栅源寄生电容，避免了采用增加所述层间介质层5厚度方式来降低器件的栅源寄生电容，继而避免了所述层间介质层的厚度增加导致所述接触孔61的高宽比增大，填充所述接触孔61的工艺难度增加的问题，保证了所述源极7的质量，从而保证了器件的可靠性。此外，器件的栅源寄生电容的降低，导致器件的输入电容的降低，从而提高了器件的开关速度，降低器件的开关损耗。
综上所述，本发明的屏蔽栅功率器件及其制备方法通过优化屏蔽栅功率器件的结构，使栅导电层上表面低于栅介质上表面并与栅介质层的上表面间隔预设距离，以使栅导电层与源极之间的距离增大，继而降低器件中栅极与源极之间的栅源寄生电容；由于栅导电层的上表面高于源区的下表面，且源区的厚度相对较薄，导致栅导电层的上表面与层间介质层之间的间隙空间较小，并于栅导电层上方的层间介质层中设置多个高深宽比的第一通孔，利用封堵层封堵第一通孔的开口，使封堵层与第一通孔、层间介质层、栅介质层及栅导电层合围形成有空气或者真空填充的空腔结构，导致第一通孔中去除的层间介质层材料部分对栅极与源极之间的电介质的介电性能的贡献大于空腔结构对栅极与源极之间的电介质的介电性能的贡献，使栅极与源极之间的电介质的有效介电常数降低，导致器件的栅源寄生电容进一步降低。此外，由于该结构使器件的栅源寄生电容降低，避免了采用增加层间介质层厚度的方式降低器件的栅源寄生电容，继而避免了接触孔深宽比的增大，导致填充接触孔的工艺难度提升的问题，保证了填充接触孔的源极的质量，从而保证了器件可靠性，且由于器件的栅源寄生电容的降低，使器件的输入电容减小，提升了器件的开关速度，降低器件的开关损耗。所以，本发明有效克服了现有技术中的种种缺点而具有高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种屏蔽栅功率器件的制备方法，其特征在于，包括以下步骤：
提供一半导体层，所述半导体层的上表层设有多个开口向上且沿X方向间隔设置的沟槽；
于所述沟槽中形成介电层及屏蔽栅层，所述介电层位于所述沟槽的内壁及底面，所述屏蔽栅层的上表面高于所述介电层的上表面，所述介电层包裹所述屏蔽栅层的侧壁及底面；
形成覆盖所述沟槽的内壁、所述介电层的上表面及所述屏蔽栅层的显露表面的栅介质层，于所述沟槽中形成栅导电层，所述栅导电层的上表面低于所述半导体层上表面预设距离；
形成填充所述沟槽的牺牲层，所述牺牲层的上表面与所述半导体层的上表面齐平，形成覆盖所述栅介质层及所述牺牲层的显露上表面的层间介质层；
形成贯穿所述层间介质层的多个第一通孔及多个第二通孔，所述第一通孔的底面显露出所述牺牲层的上表面，并基于所述第一通孔去除所述牺牲层；
于所述层间介质层的显露表面形成封堵层，以得到由所述封堵层、所述第一通孔、所述层间介质层、所述栅介质层及所述栅导电层组成的空腔结构，位于所述第一通孔中的所述封堵层的底面延伸至距离所述层间介质层上表面预设距离处，减薄所述封堵层；
基于所述第二通孔形成接触孔，形成填充所述接触孔的源极。
2.根据权利要求1所述的屏蔽栅功率器件的制备方法，其特征在于：所述牺牲层的材质包括氮化硅、氧化硅。
3.根据权利要求1所述的屏蔽栅功率器件的制备方法，其特征在于：形成所述第一通孔的方法包括干法刻蚀。
4.根据权利要求1所述的屏蔽栅功率器件的制备方法，其特征在于：去除所述牺牲层的方法包括干法刻蚀、湿法刻蚀。
5.根据权利要求1所述的屏蔽栅功率器件的制备方法，其特征在于：相同刻蚀条件下，所述牺牲层的刻蚀速率与所述层间介质层的刻蚀速率不同。
6.一种屏蔽栅功率器件，其特征在于，包括：
半导体层，上表层设有多个开口向上且沿X方向间隔设置的沟槽；
介电层及屏蔽栅层，所述介电层位于所述沟槽的内壁及底面，所述屏蔽栅层位于所述沟槽中，所述屏蔽栅层的上表面高于所述介电层的上表面，所述介电层包裹所述屏蔽栅层的侧壁及底面；
栅介质层，覆盖所述沟槽的内壁、所述介电层的上表面及所述屏蔽栅层的显露表面；
栅导电层，位于所述沟槽中，所述栅导电层的上表面低于所述半导体层上表面且与所述半导体层的上表面间隔预设距离；
层间介质层，覆盖所述栅介质层显露上表面及所述沟槽的开口，位于所述沟槽上方的所述层间介质层中设有多个贯穿所述层间介质层的第一通孔；
封堵层，位于所述第一通孔的上部并封堵所述第一通孔的开口，所述封堵层的底面距离所述层间介质层的上表面预设距离，所述封堵层、所述第一通孔、所述层间介质层、所述栅介质层及所述栅导电层组成空腔结构；
接触孔，贯穿位于相邻两个所述沟槽之间的所述半导体层上方的所述层间介质层；
源极，填充所述接触孔。
7.根据权利要求6所述的屏蔽栅功率器件，其特征在于：相邻两个所述沟槽之间的所述半导体层的上表层还设有第一导电类型源区及第二导电类型体区，所述源区位于所述体区的上表层。
8.根据权利要求7所述的屏蔽栅功率器件，其特征在于：所述栅导电层的底面低于所述体区的底面，所述源区的底面低于所述栅导电层的上表面。
9.根据权利要求6所述的屏蔽栅功率器件，其特征在于：所述第一通孔的深宽比大于所述沟槽的深宽比。
10.根据权利要求6所述的屏蔽栅功率器件，其特征在于：所述第一通孔呈阵列排布。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050076601A (ko) * 2004-01-21 2005-07-26 산요덴키가부시키가이샤 절연 게이트형 반도체 장치 및 그 제조 방법
CN102683390A (zh) * 2011-03-16 2012-09-19 飞兆半导体公司 屏蔽栅极mosfet器件中的多晶硅层间电介质
CN103165655A (zh) * 2011-12-14 2013-06-19 株式会社东芝 半导体装置及其制造方法
CN103681331A (zh) * 2012-09-10 2014-03-26 中芯国际集成电路制造(上海)有限公司 鳍式场效应管及其形成方法
CN107808903A (zh) * 2017-10-11 2018-03-16 中航（重庆）微电子有限公司 屏蔽栅沟槽mosfet器件及其制造方法
CN113571412A (zh) * 2020-04-28 2021-10-29 芯恩（青岛）集成电路有限公司 一种功率器件结构及其制作方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8232618B2 (en) * 2010-08-11 2012-07-31 International Business Machines Corporation Semiconductor structure having a contact-level air gap within the interlayer dielectrics above a semiconductor device and a method of forming the semiconductor structure using a self-assembly approach
US10903111B2 (en) * 2019-03-20 2021-01-26 International Business Machines Corporation Semiconductor device with linerless contacts

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050076601A (ko) * 2004-01-21 2005-07-26 산요덴키가부시키가이샤 절연 게이트형 반도체 장치 및 그 제조 방법
CN102683390A (zh) * 2011-03-16 2012-09-19 飞兆半导体公司 屏蔽栅极mosfet器件中的多晶硅层间电介质
CN103165655A (zh) * 2011-12-14 2013-06-19 株式会社东芝 半导体装置及其制造方法
CN103681331A (zh) * 2012-09-10 2014-03-26 中芯国际集成电路制造(上海)有限公司 鳍式场效应管及其形成方法
CN107808903A (zh) * 2017-10-11 2018-03-16 中航（重庆）微电子有限公司 屏蔽栅沟槽mosfet器件及其制造方法
CN113571412A (zh) * 2020-04-28 2021-10-29 芯恩（青岛）集成电路有限公司 一种功率器件结构及其制作方法

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