CN102683390A - 屏蔽栅极mosfet器件中的多晶硅层间电介质 - Google Patents

屏蔽栅极mosfet器件中的多晶硅层间电介质 Download PDF

Info

Publication number
CN102683390A
CN102683390A CN2012100720925A CN201210072092A CN102683390A CN 102683390 A CN102683390 A CN 102683390A CN 2012100720925 A CN2012100720925 A CN 2012100720925A CN 201210072092 A CN201210072092 A CN 201210072092A CN 102683390 A CN102683390 A CN 102683390A
Authority
CN
China
Prior art keywords
dielectric
polysilicon
groove
bucking electrode
shield
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2012100720925A
Other languages
English (en)
Other versions
CN102683390B (zh
Inventor
迪安·E·普罗布斯特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fairchild Semiconductor Corp
Original Assignee
Fairchild Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fairchild Semiconductor Corp filed Critical Fairchild Semiconductor Corp
Publication of CN102683390A publication Critical patent/CN102683390A/zh
Application granted granted Critical
Publication of CN102683390B publication Critical patent/CN102683390B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明提供了一种屏蔽栅极MOSFET器件中的多晶硅层间电介质。在一个总体方面中，装置可以包括设置在沿半导体的外延层内的轴排列的沟槽内的屏蔽电介质以及设置在所述屏蔽电介质内且沿所述轴排列的屏蔽电极。所述装置可以包括第一多晶硅层间电介质和第二多晶硅层间电介质，其中所述第一多晶硅层间电介质具有与垂直于所述轴的面交叉的部分，其中所述面与所述屏蔽电极交叉，所述第二多晶硅层间电介质具有与所述面交叉且设置在所述第一多晶硅层间电介质和所述屏蔽电极之间的部分。所述装置还可以包括具有设置在所述第一多晶硅层间电介质上的部分的栅极电介质。

Description

屏蔽栅极MOSFET器件中的多晶硅层间电介质
相关申请
本申请要求在2011年3月16日提交的题为“Inter-Poly Dielectric in aShielded Gate MOSFET Device(屏蔽栅极MOSFET器件中的多晶硅层间电介质)”的美国非临时专利申请序列号13/049,655的优先权和权益，将其全部内容以引用方式并入本文中。
技术领域
本发明涉及金属氧化物半导体场效应晶体管(MOSFET)器件的多晶硅层间电介质(多晶硅间电介质，inter-poly dielectric)。
背景技术
屏蔽栅极沟槽式金属氧化物半导体场效应晶体管MOSFET器件具有的优点在于，屏蔽电极可以用于降低栅极-漏极电容(Cgd)和/或提高栅极沟槽式MOSFET器件的击穿电压。在已知的屏蔽栅极沟槽式MOSFET中，沟槽可以包括设置在栅电极下方的屏蔽电极。屏蔽电极可以通过屏蔽氧化物(例如屏蔽电介质)而与邻近的硅区域绝缘，所述屏蔽氧化物通常比围绕栅电极的栅极氧化物(例如栅极电介质)更厚。栅电极和屏蔽电极可以通过称作多晶硅层间电介质(IPD)层的电介质层而相互绝缘。IPD层通常具有足够的质量和厚度以在栅电极和屏蔽电极之间支撑所需的电压。
已知的屏蔽栅极沟槽式MOSFET器件可以具有许多缺点。首先，栅电极可以具有尖锐的底角，所述底角可以与屏蔽电极的平坦顶面一起在这些区域中导致相对高的电场。第二，用于形成IPD层的已知方法可以在沟槽之间的台面上引入氧化物层(氧化层，oxide layer)。这种氧化物层可以在形成栅电极之后的某一时刻除去；然而，当除去这种氧化物时，可发生沿沟槽壁向下的栅极氧化物的蚀刻，这可能导致栅极短路和/或栅极漏电。其他已知技术将IPD层的形成依赖于栅极电介质的形成，由此IPD层的厚度可能限于栅极电介质厚度的设定倍数。这可能使得不能独立地优化栅极电介质和/或IPD层。因此，对与屏蔽栅极沟槽式MOSFET器件的形成相关的装置和方法存在需求以解决现有技术的不足并提供其他新且新颖的特征。
发明内容
在一个总体方面中，装置可以包括设置在沿半导体的外延层内的轴排列(对准，对齐)的沟槽内的屏蔽电介质以及设置在所述屏蔽电介质内且沿所述轴排列的屏蔽电极。所述装置可以包括第一多晶硅层间电介质和第二多晶硅层间电介质，其中所述第一多晶硅层间电介质具有与垂直于所述轴的面交叉的部分，其中所述面与所述屏蔽电极交叉，所述第二多晶硅层间电介质具有与所述面交叉且设置在所述第一多晶硅层间电介质和所述屏蔽电极之间的部分。所述装置还可以包括具有设置在所述第一多晶硅层间电介质上的部分的栅极电介质。
在另一个总体方面中，装置可以包括设置在沿半导体的外延层内的轴排列(对准，排列)的沟槽内的屏蔽电介质以及设置在所述屏蔽电介质内且沿所述轴排列的屏蔽电极。所述装置可以包括第一多晶硅层间电介质和第二多晶硅层间电介质，其中所述第一多晶硅层间电介质具有限定沿与所述屏蔽电极交叉的面排列的环的部分，其中所述面与所述轴垂直，所述第二多晶硅层间电介质具有设置在所述第一多晶硅层间电介质的所述部分与所述屏蔽电极之间的部分。所述装置还可以包括具有与所述第一多晶硅层间电介质耦接的部分的栅极电介质。
在又一个总体方面中，方法可以包括在设置在半导体的外延层的沟槽内的屏蔽电介质内形成屏蔽电极，以及除去设置在所述屏蔽电极上方的所述屏蔽电介质的第一部分，使得所述屏蔽电介质的第二部分保持与所述沟槽的壁耦接。所述方法还可以包括在所述沟槽内形成多晶硅层间电介质，所述多晶硅层间电介质沿所述屏蔽电介质的所述第二部分的厚度小于所述屏蔽电介质的所述第一部分和所述屏蔽电介质的所述第二部分的结合厚度(组合厚度)。
在附图和下列描述中陈述了一个或多个实施方式的细节。从所述描述和图以及权利要求书，其他特征将是显而易见的。
附图说明
图1是示出了根据一个实施方式的屏蔽栅极沟槽式金属氧化物半导体场效应晶体管(MOSFET)器件的截面图的框图。
图2A至图2G是根据一个实施方式的屏蔽MOSFET器件的形成的各阶段处的示意性截面图。
图2H是图2G中所示的屏蔽MOSFET器件的示意性截面图。
图3是示出了用于形成图2A至2H中所示的屏蔽电极的方法的流程图。
图4A至4F是根据一个实施方式的屏蔽MOSFET器件400的形成的各阶段处的示意性截面图。
图4G是图4F中所示的屏蔽MOSFET器件的示意性截面图。
图5是示出了用于形成图4A至4G中所示的屏蔽电极的方法的流程图。
图6A至6E是根据一个实施方式的屏蔽MOSFET器件600的形成的各阶段处的示意性截面图。
图6F是图6E中所示的屏蔽MOSFET器件的示意性截面图。
图7是示出了用于形成图6A至6E中所示的屏蔽电极的方法的流程图。
具体实施方式
图1是示出了根据一个实施方式的屏蔽栅极沟槽式金属氧化物半导体场效应晶体管(MOSFET)器件100的截面图的框图。所述屏蔽栅极沟槽式MOSFET器件100可以被称作屏蔽MOSFET器件，因为所述MOSFET器件包括屏蔽电极140。
如图1中所示，在衬底(基板)162(例如，N+衬底)上设置外延层160(例如，N-型)。在外延层160中形成的本本体区(body regions)168(例如，P-型)中形成源极区166(例如，N+源极区)和本本体区164(例如，重本本体区，P+本本体区)。沟槽110延伸通过本体区160并终止在外延层160内的漂移区167中(也可以被称作外延区)和/或终止在N+衬底中(未示出)。沟槽110包括设置在沟槽110内且围绕屏蔽电极120(的至少一部分)的屏蔽氧化物130，并且所述屏蔽氧化物130设置在(至少部分)由栅极氧化物136(也可以被称作栅极氧化物部分)围绕的栅电极140下方。在一些实施方式中，屏蔽电极120和/或栅电极140可以使用多晶硅材料形成。
如图1中所示，可以在屏蔽MOSFET器件100上方设置(例如沉积，形成)源电极170，并且可以在衬底162下方设置(例如沉积，形成)漏极接触(触点)150。可以在栅电极140和源电极170之间设置绝缘层190。屏蔽MOSFET器件100可以被构造成通过将电压(例如，栅极电压，栅极-源极电压)施加至屏蔽MOSFET器件100的栅电极140而运行(例如，被激活)，这可以通过形成与栅极氧化物136邻近(邻接)的通道(沟道)而将屏蔽MOSFET器件100开启，使得电流可以在源极区166和漏极接触150之间流动。
如图1中所示，沟槽110、屏蔽电极120和栅电极140沿(例如，基本上沿)纵轴X排列(和/或对中)。在本实施方式中，沟槽110、屏蔽电极120和栅电极140也基本上绕纵轴X对中。纵轴X可以垂直于或基本上垂直于衬底162、外延层160等沿其排列(和/或对中)的面(或轴)。
在本实施方式中，在屏蔽MOSFET器件100内的多晶硅层间电介质(IPD)区域(其用虚线表示)可以利用氧化物的各个层(其可共同限定IPD层)来构造。在一些实施方式中，IPD区域180可以包括在屏蔽MOSFET器件100的处理(例如，半导体处理)期间在屏蔽MOSFET器件100内形成的热氧化物(热生长氧化物，thermal oxide)和沉积氧化物的组合。如图1中所示，IPD区域180中的氧化物可以与屏蔽氧化物130不同(例如，与屏蔽氧化物130分开制造)。例如，在一些实施方式中，在与用于形成屏蔽氧化物130的处理步骤不同的(或与其分开的)处理步骤期间形成在IPD区域180中包括的一种或多种氧化物。
可以形成IPD区域180(或其部分)以消除或显著减少可能在热IPD处理期间形成的栅电极140的不期望的突出(突起)(未示出)。在一些实施方式中，如果使用多晶硅材料形成栅电极140，则所述突出可以是多晶硅突出。在一些实施方式中，如图1中所示，栅电极140的突出(在图1中未示出)可以延伸到旁侧于(横向于，侧向于，lateral to)(和/或邻近于(邻接于，adjacent to))屏蔽电极120的IPD区域180的区域182中。因此，所述突出可以在屏蔽电极120的顶面122下方延伸并且可以以相对尖锐的点(当以横截面观察时)限定尖端(fangs)。栅电极140的突出(如果存在)可导致相对高的(且不期望的)输入电容(例如，栅极-源极电容(Cgs)和/或不期望的反向漏电流(例如，栅极漏电流(Igss))。
因此，用于消除(或减少)突出的根据本文中描述的IPD区域180的形成可以导致降低的输入容量和/或降低的反向漏电流。另外，栅电极140的底面142可以没有(或基本上没有)突出，且沿或基本上沿面Y排列，所述面Y与纵轴X垂直(或基本垂直)。换言之，栅电极140的底面142可以是平坦或基本平坦的。在一些实施方式中，与其中仅将屏蔽氧化物130用作场氧化物的方法相比，与屏蔽MOSFET器件100有关的处理可以在其中屏蔽MOSFET器件100是一部分的MOSFET器件阵列的外部容许更厚的场氧化物(未示出)。
可以使用各种处理技术(例如，半导体处理技术)来形成图1中所示的屏蔽MOSFET器件100的IPD区域180。例如，在一些实施方式中，可以在屏蔽MOSFET器件100内形成屏蔽电极120之后将屏蔽氧化物130(或其至少一部分)回蚀刻(例如，除去)以暴露沟槽110的硅壁(例如，由沟槽110限定的硅壁)的至少一部分(例如，侧壁)并暴露屏蔽电极120的至少一部分(例如，顶部)。可以将屏蔽电极120的暴露部和暴露的硅(来自蚀刻)热氧化(例如，热氧化而形成热氧化物层)，然后可以将沉积氧化物(例如，沉积氧化物膜、薄沉积氧化物)用于填充间隙(例如，其中以其他方式形成突出的间隙)。热氧化物和/或沉积氧化物可以限定IPD区域180的一部分。可以在栅极氧化之前将热氧化物的一部分和/或沉积氧化物的一部分蚀刻以暴露沟槽110的硅壁(例如，侧壁)。在一些实施方式中，在对热氧化物(thermal oxide)和/或沉积氧化物的一部分进行蚀刻之前，可以进行氧化步骤以使沉积氧化物致密化和/或以继续氧化屏蔽电极120(其可以由多晶硅材料制成)。
作为另一个实例，可以将屏蔽氧化物130部分回蚀刻(例如，部分除去)，使得不暴露沟槽110的壁(例如，侧壁)，而是仍然被屏蔽氧化物130的至少一部分(例如，顶部)覆盖。屏蔽氧化物130的蚀刻出来的区域可以用沉积氧化物(例如，沉积氧化物的薄层)填充。沉积氧化物可以限定IPD区域180的一部分。可以在栅极氧化之前将沉积氧化物的一部分蚀刻以暴露沟槽110的硅壁。在一些实施方式中，在对沉积氧化物进行蚀刻之前，可以进行氧化步骤从而使沉积氧化物致密化和/或从而氧化屏蔽电极120(其可以由多晶硅材料制成)。
作为又一个实例，可以在屏蔽MOSFET器件100内形成屏蔽电极120之后将屏蔽氧化物130回蚀刻(例如，部分除去)以暴露沟槽110的硅壁(例如，由沟槽110限定的硅壁)的至少一部分(例如，侧壁)并暴露屏蔽电极120的至少一部分(例如，顶部)。可以将沉积氧化物(例如，沉积氧化物膜、薄沉积氧化物)用于填充间隙(例如，其中以其他方式形成突出的间隙)并覆盖屏蔽电极120的暴露部分和暴露的硅(来自蚀刻)。沉积氧化物可限定IPD区域180的至少一部分。可以在栅极氧化之前将沉积氧化物的一部分蚀刻以暴露沟槽110的硅壁。在一些实施方式中，在对沉积氧化物进行蚀刻之前，可以进行氧化步骤以使沉积氧化物致密化和/或以继续氧化屏蔽电极120(其可以由多晶硅材料制成)。连同图2至7描述了与可用于制造图1中所示的IPD区域180的处理技术相关的更多细节。
在一些实施方式中，可以在一个或多个分立的部件中包括屏蔽MOSFET器件100和与屏蔽MOSFET器件100类似的其他MOSFET器件(未示出)。在这样的实施方式中，屏蔽MOSFET器件100和其他MOSFET器件(未示出)可共同起单个MOSFET器件的作用。
在一些实施方式中，屏蔽MOSFET器件100可以包括在(例如，集成在)例如计算装置(未示出)中。在一些实施方式中，计算装置可以是例如计算机、个人数字助理(PDA)、存储部件(例如，硬盘驱动器)、主计算机、电子测量装置、数据分析装置、手机、电源、自动电子电路、电子装置等。在一些实施方式中，可以将屏蔽MOSFET器件100用于各种应用如将电源与具有负载的电子装置连接的开关中。
尽管连同图1描述的屏蔽MOSFET器件100是N-型屏蔽MOSFET器件，但是可以在P-型屏蔽MOSFET器件中实施本文中描述的原理。例如，对于p通道器件可以相应地反转导电类型(N-型和P-型)。
图2A至2G是根据一个实施方式的屏蔽MOSFET器件200的形成的各阶段处的示意性截面图。因为屏蔽MOSFET器件200具有镜面特征，所以将以单侧来讨论屏蔽MOSFET器件200。另外，由图2A至2G中所示的横截面图描绘的处理顺序仅是示例性的。因此，简化了各种处理步骤和/或未示出中间处理步骤。尽管以氧化物来讨论图2A至2G中的处理，但是在一些实施方式中，可以用任何类型的介电材料来代替氧化物。
如图2A中所示，使用例如掩模和/或硅蚀刻处理技术而在外延层204中形成沟槽210。在一些实施方式中，可以使用可包括气相蚀刻剂诸如例如SF6/He/O2化学品的蚀刻工艺来形成沟槽210。在一些实施方式中，沟槽210的壁的角可以为相对于外延层204顶面的约60度至相对于外延层204顶面的约90度(即，垂直侧壁)。
在一些实施方式中，外延层204可以是或可以包括例如设置在导电的(例如，高度导电的)n-型衬底(未示出)上的掺杂的(例如，相对轻地掺杂的)n-型外延层。在一些实施方式中，可以在衬底上形成(例如，限定、沉积)(其中形成了屏蔽MOSFET器件200的)外延层204。在一些实施方式中，沟槽210可以被构造成在外延层204内终止或者更深地延伸以在衬底(未示出)内终止。
形成了对沟槽210(例如，沟槽210的壁和底部)以及与沟槽210邻近的台面区206的表面加衬的屏蔽氧化物230。在一些实施方式中，可以使用约800℃至1200℃(例如，1，150℃)的相对高温度氧化(例如，干氧化)来形成屏蔽氧化物。在一些实施方式中，氧化的相对高温度可导致沟槽210的底角变圆(从而使得如图2A中所示，沟槽210具有圆底)。在一些实施方式中，可以使用热形成的(例如，生长的)氧化物和/或沉积氧化物的任意组合来形成屏蔽氧化物230。
还如图2A中所示，使用多晶硅沉积处理技术来沉积多晶硅以填充沟槽210。沉积的多晶硅可以凹陷(凹入)到沟槽210中以形成屏蔽电极220。将屏蔽电极220设置在屏蔽氧化物230内，使得暴露在屏蔽电极220上方的屏蔽氧化物230的至少一部分231。在一些实施方式中，屏蔽氧化物230可以具有在
Figure BDA0000144378620000071
和之间(例如，
Figure BDA0000144378620000073
)的厚度(例如，在沟槽210的底部且在屏蔽电极220下方的底部厚度，沿沟槽210的壁的侧面厚度)。
可以将屏蔽氧化物230的暴露部231(例如，屏蔽氧化物230在屏蔽电极220的顶面222上方的部分)(示于图2A中)除去(例如，使用蚀刻工艺除去)，使得如图2B中所示，暴露沟槽210的壁212(例如，侧壁)的至少一部分。换言之，如图2B中所示，屏蔽氧化物230在屏蔽电极220的顶面222下方凹陷(凹进)(以形成凹陷部(凹进部)235(例如，凹槽，凹处(空腔，cavity)))(从而暴露屏蔽电极220的壁(例如，侧壁)的至少一部分)。如图2B中所示，凹陷部分在沟槽210的壁212(例如，侧壁)与屏蔽电极220的壁(例如，侧壁)之间延伸。在其中屏蔽电极220包括氧化物组分的一些实施方式中，可以将湿式缓冲氧化物蚀刻用于除去暴露的屏蔽氧化物230以暴露沟槽210的壁212。尽管未示出，但是在一些实施方式中，在除去屏蔽氧化物230的暴露部231(示于图2A中)之后，可以在沟槽210的暴露壁212上形成热氧化物。在一些实施方式中，可以在随后的处理步骤之前将热氧化物除去(例如，使用蚀刻工艺除去)。
如图2C中所示，在邻近(例如，限定)沟槽210的台面区206的表面(例如，顶面)上方并且在屏蔽电极220的顶部222上方，沿沟槽210的暴露壁212形成(例如使用热氧化工艺形成)热氧化物层232。热氧化可以氧化屏蔽电极220的顶部222，从而导致圆顶轮廓。屏蔽电极220的圆顶可导致在屏蔽电极220和后面形成的栅电极240(示于图2G中)之间的区域中的电场下降(例如，最小化)。
如图2C中所示，横向(旁侧，侧向)(和/或邻近)于屏蔽电极220的凹陷部235没有被热氧化物层232完全填充。而是，通过热氧化物层232(其保形地形成在凹陷部235内)来限定凹陷部233(例如，凹处、凹槽)。
在一些实施方式中，热氧化物层232可以通过进行低温湿式氧化，随后进行高温干式氧化来形成。在一些实施方式中，热氧化可以获得具有约100至
Figure BDA0000144378620000081
范围内的厚度T1的热氧化物层232。在一些实施方式中，热生长氧化物层232的厚度T1可以大于
Figure BDA0000144378620000082
或小于
Figure BDA0000144378620000083
在一些实施方式中，可以进行约600至1000℃(例如，850℃)的相对低温度的热氧化，使得可以沿屏蔽电极220的顶部形成比沿沟槽210的壁212(例如，厚度T1)和/或在台面区206上方更厚的热氧化物层232。在这样的实施方式中，在1.5∶1至2∶1范围内的厚度比可以是期望的。例如，在一些实施方式中，热氧化处理可以获得热氧化物层232，其沿屏蔽电极的顶面具有约1500至(例如，
Figure BDA0000144378620000085
)厚度且沿沟槽210的壁212和/或台面表面206具有约1000至
Figure BDA0000144378620000086
(例如，
Figure BDA0000144378620000087
)的厚度。
在图2D中，可以在热氧化物层232上沉积(例如在其上形成)沉积氧化物234的层(例如，保形层(共形层，conformal layer))。在一些实施方式中，沉积氧化物层234可以使用化学气相沉积(CVD)处理技术来沉积。例如，可以在约400℃至600℃(例如，510℃)的温度和约300至600托(例如，480托)的压力下，使用次大气压化学气相沉积(SACVD)四乙基正硅酸盐(TEOS)/臭氧工艺来形成沉积氧化物层234。
在一些实施方式中，可以在热氧化物层232上形成(例如沉积)沉积氧化物层234，使得不出现(或基本不出现)成洞(voiding)。可以形成沉积氧化物层234，使得凹陷部233被沉积氧化物层234完全填充。如果未填充(或至少部分填充)，则凹陷部233可导致栅电极的突出(未示出)的形成。换言之，邻近(和/或横向(旁侧))于屏蔽电极220的壁221(例如，侧壁)的至少一部分的凹陷部233被沉积氧化物层234完全填充。因此，沉积氧化物层234具有设置在凹陷部233内的突出。在一些实施方式中，还可以进行致密化工艺以将沉积氧化物层234致密化。在一些实施方式中，可以使用回流工艺从而回流沉积氧化物层234，这可以减少沉积氧化物层234内的空隙或缺陷。
在一些实施方式中，沉积氧化物层234的厚度T2与热氧化物层232的厚度T1近似相同。在一些实施方式中，沉积氧化物层234的厚度T2小于热氧化物层232的厚度T1，或者大于热氧化物层232的厚度T1。在一些实施方式中，沉积氧化物层234的厚度T2为约100至
Figure BDA0000144378620000091
在一些实施方式中，沉积氧化物层234的厚度T2可以大于或小于
Figure BDA0000144378620000093
Figure BDA0000144378620000094
沉积氧化物层234的厚度T2可以薄于可用于利用沉积膜填充全部沟槽的工艺中的沉积膜。这可以导致降低的处理成本和/或消除(或降低)对沟槽轮廓、沟槽填充和/或沉积膜中的空隙的敏感性。
如图2E中所示，将热氧化物层232和沉积氧化物层234向下除去(例如，使用蚀刻工艺除去)到沟槽210中并达到期望深度D1。在一些实施方式中，将在台面区206之上且沿沟槽210的壁212(例如，侧壁)的热氧化物层232的部分和/或沉积氧化物层234的部分完全除去。在一些实施方式中，可以不将热氧化物层232和/或沉积氧化物层234完全除去。
在一些实施方式中，可以对热氧化物层232和沉积氧化物层234进行蚀刻，使得热氧化物层232的仅一部分保持设置在屏蔽电极220上，并且也可以保留沉积氧化物层234在凹陷部233内的部分。换言之，可以对热氧化物层232和沉积氧化物层234进行蚀刻，使得将在屏蔽电极220上的所有沉积氧化物层234除去，并且热氧化物层232的仅一部分保持设置在屏蔽电极220上。
在一些实施方式中，可以使用各向同性蚀刻工艺(例如，湿式蚀刻工艺)来进行热氧化物层232和沉积氧化物层234的除去(例如，回蚀刻)。在一些实施方式中，蚀刻可以是或者可以包括干式各向异性等离子蚀刻和/或湿式蚀刻以实现期望的厚度T3和/或以确保将沿沟槽210的壁212(例如，侧壁)和/或在台面区206上的氧化物完全除去。在一些实施方式中，还可以进行致密化工艺以将沉积氧化物层234致密化。在一些实施方式中，可以进行干式蚀刻和随后的致密化，然后进行湿式蚀刻。
保留的热氧化物层232的部分和沉积氧化物层234的部分可以设置在多晶硅层间电介质(IPD)区域280内。因此，保留在沟槽210内的热氧化物层232的部分和沉积氧化物层234的部分可以共同限定IPD层(也可以被称作IPD电介质或堆)。在一些实施方式中，IPD区域280中的IPD层的厚度T3可以在约100至
Figure BDA0000144378620000095
的范围中。在一些实施方式中，IPD区域280中的IPD层的厚度T3可以大于
Figure BDA0000144378620000096
或小于
Figure BDA0000144378620000097
横向(旁侧，侧向)于屏蔽电极220的壁(例如，侧壁)的IPD区域280中的IPD层(其可以包括热氧化物层232和沉积氧化物层234的至少一部分)的厚度T4可以大于设置在屏蔽电极220上方的IPD区域280中的IPD层(其可以不包括来自热氧化物层232和沉积氧化物层234两者的部分)的厚度T3。
如图2D中所示，IPD区域280的IPD层的部分239可以具有凹面(例如，凹形顶面)。在一些实施方式中，IPD层的部分239的形状可符合屏蔽电极220的顶面222的形状。
在一些实施方式中，IPD区域280的IPD层(其由热氧化物层232的至少一部分和沉积氧化物层234的至少一部分限定)可具有基本平坦的顶面。换言之，IPD区域280的IPD层的顶面可以沿垂直于(或基本垂直于)纵轴(如图2G中所示的纵轴B)的面排列(或基本排列)(和/或对中)，其中沟槽210沿所述纵轴排列(和/或对中)。
在一些实施方式中，设置在IPD区域280中的屏蔽电极220上的氧化物的厚度T3可以大于或等于厚度T1(示于图2D中)和/或厚度T2(示于图2D中)。在一些实施方式中，设置在IPD区域280中的屏蔽电极220上的氧化物的厚度T3可以小于厚度T1(示于图2D中)和/或厚度T2(示于图2D中)。
在一些实施方式中，在图2E中暴露的沟槽210的壁212(例如，侧壁)的部分可以不同于在图2B中暴露的沟槽210的壁212的部分。例如，在图2E中暴露的沟槽210的壁212的部分的长度可以短于在图2B中暴露的沟槽210的壁212的部分的长度。
如图2F中所示，形成了在IPD区域280中的IPD层上方和在与沟槽210邻近的台面区206上方沿沟槽210的暴露壁212延伸的栅极氧化物层236。因为IPD形成可以与栅极氧化物层236形成分离，所以可以独立地优化栅极氧化物层236以具有期望的特性。
在一些实施方式中，栅极氧化物层236的厚度T5可以大于或等于厚度T3(示于图2E中)、热氧化物层232的厚度T1(示于图2D中)和/或沉积氧化物层234的厚度T2(示于图2D中)。例如，栅极氧化物层236的厚度T5可以与热氧化物层232的厚度T1近似相同。在一些实施方式中，栅极氧化物层236的厚度T5可以小于厚度T3(示于图2E中)、热氧化物层232的厚度T1(示于图2D中)和/或沉积氧化物层234的厚度T2(示于图2D)。
如图2G中所示，可以在沟槽中沉积多晶硅以形成栅电极240的至少一部分。在一些实施方式中，可以将栅电极240回蚀刻，使得栅电极240在沟槽210内凹陷。
尽管未示出，但是在一些实施方式中，可以将在台面区206上延伸的栅极氧化物层236蚀刻至适合于本体植入(本体注入)和/或源植入(源注入，source implants)的厚度。在一些实施方式中，可以进行毡式本体植入(毡式本体注入，覆盖本体植入)和推进工艺(驱入工艺，drive-in process)以沿外延层204的上部形成p-型本体区。在一些实施方式中，可以将源植入与掩模层(未示出)一起用于形成旁侧(flanking)沟槽210的一个或多个源极区。
尽管未示出，但是在一些实施方式中，可以使用一种或多种处理技术在屏蔽MOSFET器件200上方形成绝缘层(未示出)。在一些实施方式中，绝缘层可以是包括硼磷硅酸盐玻璃(BPSG)、磷硅酸盐玻璃(PSG)或硼硅酸盐玻璃(BSG)材料的介电材料。在一些实施方式中，可以使用例如CVD工艺沉积绝缘层直至获得期望的厚度。在一些实施方式中，可以将掩模层用于除去绝缘层的至少一部分以暴露由如掩模层限定的一个或多个本体区和/或一个或多个源区的表面。在这样的实施方式中，可以进行硅蚀刻(例如，干式蚀刻)以使暴露的表面区域凹陷。凹陷的硅区域可以充当接触开口或者可以为接触开口留出余地。
尽管未示出，但是在一些实施方式中，可以进行重本体植入以在一个或多个本体区中形成一个或多个自排列(自对准)的p-型重本体区。在一些实施方式中，可以进行绝缘层的回流以获得用于接触开口的期望纵横比和/或用于金属层的期望阶梯覆盖(step coverage)，所述金属层可以在随后的步骤中形成以使得可以与一个或多个重本体区和/或一个或多个源区电接触。
尽管未示出，但是在一些实施方式中，可以在屏蔽MOSFET器件200的衬底的底部上形成漏极。在一些实施方式中，可以在屏蔽MOSFET器件200上形成一个或多个接触区域之前或之后形成漏极。在一些实施方式中，可以通过使用工艺如研磨、磨光(抛光)和/或蚀刻薄化衬底的背部(backside)来在背部上形成漏极。在一些实施方式中，可以在衬底的背部上沉积导电层，直至形成期望厚度的漏极导电层。
由图2A至2G中所示的横截面图描绘的工艺顺序(处理顺序)仅是示例性的并且可以对各步骤进行修改和/或以与所示不同的顺序进行各步骤。尽管连同这些图描述的导电类型与n通道屏蔽MOSFET器件相关，但是在一些实施方式中，可以将导电类型反转以制备p通道屏蔽MOSFET器件。
图2H是沿图2G中示出的面A切割的屏蔽MOSFET器件200的示意性截面图。如图2H中所示，(与面A交叉的)热氧化物层232的第一部分与屏蔽电极220耦接并设置在其周围。另外，(与面A交叉的)沉积氧化物层234的一部分设置在热氧化物层232的第一部分与热氧化物层232的第二部分之间。在这种实施方式中，(与面A交叉的)沉积氧化物层234(在热氧化物层232的环之间)限定绕屏蔽电极220的同心环(例如，圆周(周边，perimeter))。
图3是示出用于形成图2A至2H中示出的屏蔽电极的方法的流程图。如图3中所示，在半导体的外延层内的沟槽中形成屏蔽电介质(块310)。沟槽可以在半导体的外延层内垂直取向(定向)。在一些实施方式中，外延层可以设置在衬底上方。在一些实施方式中，屏蔽电介质(例如，图2A中所示的屏蔽电介质230)可以是热氧化物和沉积氧化物的任意组合。在一些实施方式中，屏蔽电介质可以在沟槽内具有相对均匀的厚度。
在屏蔽电介质内形成屏蔽电极(块320)。在一些实施方式中，屏蔽电极(例如，图2A中所示的屏蔽电极220)可以是沉积在屏蔽电介质内的多晶硅电极。
将屏蔽电介质的一部分除去，从而暴露沟槽的壁的一部分(块330)。在一些实施方式中，将屏蔽电介质的顶部除去，使得暴露沟槽的壁的所述部分(如图2B中所示)。在一些实施方式中，使屏蔽电介质在旁侧(横向)于屏蔽电极的壁的部分凹陷，使得暴露屏蔽电极的一部分(包括屏蔽电极的顶面和屏蔽电极的壁的至少一部分)。
在沟槽内形成第一多晶硅层间电介质(块340)。在一些实施方式中，第一多晶硅层间电介质可以为热氧化物(例如，热氧化物层232)。在一些实施方式中，可以在沟槽内形成第一多晶硅层间电介质，使得第一多晶硅层间电介质完全覆盖已经暴露的屏蔽电极和已经暴露的沟槽的壁的任何部分。在一些实施方式中，第一多晶硅层间电介质可以是沉积氧化物或可以包括沉积氧化物。在一些实施方式中，旁侧(横向)于屏蔽电极的凹陷部(例如，图2B中所示的凹陷部235)可以不被第一多晶硅层间电介质完全填充。
在沟槽内形成第二多晶硅层间电介质(块350)。在一些实施方式中，第二多晶硅层间电介质可以是沉积氧化物(例如，沉积氧化物层234)。在一些实施方式中，第二多晶硅层间电介质可以是热氧化物或可以包括热氧化物。在一些实施方式中，可以在沟槽内形成第二多晶硅层间电介质，从而将第一多晶硅层间电介质完全覆盖。在一些实施方式中，第二多晶硅层间电介质可以被构造成完全填充旁侧(横向)于屏蔽电极的任何凹陷部(例如，图2C中所示的凹陷部233)。
将第一多晶硅层间电介质的一部分和第二多晶硅层间电介质的一部分除去，从而暴露沟槽的壁的所述部分(块360)。可以将第一多晶硅层间电介质的一部分和第二多晶硅层间电介质的一部分除去，使得可以形成(基本垂直于纵轴的，其中所述沟槽沿所述纵轴排列(和/或对中))相对平坦的表面。在一些实施方式中，第一多晶硅层间电介质和/或第二多晶硅层间电介质可以共同限定在屏蔽MOSFET器件的IPD区域内的IPD层。
形成栅极电介质和栅电极(块370)。在一些实施方式中，可以使用热氧化工艺来形成栅极电介质。在一些实施方式中，可以使用多晶硅材料来形成栅电极。在一些实施方式中，栅极电介质的厚度可以小于设置在屏蔽电极上方(且由第一多晶硅层间电介质的至少一部分和/或第二多晶硅层间电介质的至少一部分形成)的IPD层的厚度。
图4A至4F是根据一个实施方式的屏蔽MOSFET器件400的形成的各阶段处的示意性截面图。因为屏蔽MOSFET器件400具有镜面特征，所以将以单侧来讨论屏蔽MOSFET器件400。另外，由图4A至4F中所示的横截面图描绘的处理顺序仅是示例性的。因此，各处理步骤是简化的和/或未示出中间处理步骤。尽管以氧化物来讨论图4A至4F中的处理，但是在一些实施方式中，可以用任何类型的介电材料来代替氧化物。
如图4A中所示，使用例如掩模和/或硅蚀刻处理技术在外延层404中形成沟槽410。在一些实施方式中，可以使用可包括气态蚀刻剂诸如例如SF6/He/O2化学品的蚀刻工艺来形成沟槽410。在一些实施方式中，沟槽410的壁的角可以为相对于外延层404顶面的约60度至相对于外延层404顶面的约90度(即，垂直侧壁)。
在一些实施方式中，外延层404可以是或可以包括例如设置在导电的(例如，高度导电的)n-型衬底(未示出)上的掺杂的(例如，相对轻地掺杂的)n-型外延层。在一些实施方式中，可以在衬底上形成(例如，限定、沉积)(其中形成了屏蔽MOSFET器件400的)外延层404。在一些实施方式中，沟槽410可以被构造成在外延层404内终止或者更深地延伸而在衬底(未示出)内终止。
形成了对沟槽410(例如，沟槽410的壁和底部)以及与沟槽410邻近的台面区406的表面加衬的屏蔽氧化物430。在一些实施方式中，可以使用约800℃至1200℃(例如，1，150℃)的相对高温度氧化(例如，干氧化)来形成屏蔽氧化物。在一些实施方式中，氧化的相对高温度可导致沟槽410的底角变圆(使得如图4A中所示，沟槽410具有圆底)。在一些实施方式中，可以使用热形成的(例如，生长的)氧化物和/或沉积氧化物的任意组合来形成屏蔽氧化物430。
还如图4A中所示，可以使用多晶硅沉积处理技术来沉积多晶硅以填充沟槽410。沉积的多晶硅可以凹陷到沟槽410中以形成屏蔽电极420。将屏蔽电极420设置在屏蔽氧化物430内，从而暴露在屏蔽电极420上方的屏蔽氧化物430的至少一部分431。在一些实施方式中，屏蔽氧化物430可具有在
Figure BDA0000144378620000141
到
Figure BDA0000144378620000142
之间(例如，
Figure BDA0000144378620000143
)的厚度(例如，在沟槽410的底部且在屏蔽电极420下方的底部厚度，沿沟槽410的壁的侧面厚度)。
如图4B中所示，可以将屏蔽氧化物430的暴露部431的一部分(例如，屏蔽氧化物430在屏蔽电极420的顶面422上方的部分)(示于图4A中)除去(例如，使用蚀刻工艺除去)。换言之，如图4B中所示，屏蔽氧化物430在屏蔽电极420的顶面422下方凹陷(以形成凹陷部435(例如，凹槽、凹处))。在该实施方式中，将屏蔽氧化物的所述部分除去，从而使得沟槽410的壁412(例如，侧壁)保持由屏蔽氧化物430的部分437覆盖(例如，未暴露)。由此，凹陷部在屏蔽电极420与屏蔽电极420的壁(例如，侧壁)之间延伸。在其中屏蔽电极420包括氧化物组分的一些实施方式中，可以将湿式缓冲氧化物蚀刻用于除去暴露的屏蔽氧化物430以暴露沟槽410的壁412。
如图4C中所示，可以在屏蔽电极420的沉积部和屏蔽氧化物430的部分437上沉积(例如形成)沉积氧化物434的层(例如，保形层)。在一些实施方式中，沉积氧化物层434可以使用化学气相沉积(CVD)处理技术来沉积。例如，可以在约400℃至600℃(例如，510℃)的温度和约300至600托(例如，480托)的压力下，使用次大气压化学气相沉积(SACVD)四乙基正硅酸盐(TEOS)/臭氧工艺来形成沉积氧化物层434。
在一些实施方式中，可以形成(例如沉积)沉积氧化物层434，从而不发生(或基本不发生)成洞。可以形成沉积氧化物层434，使得凹陷部435被沉积氧化物层434完全填充。如果未填充(或至少部分填充)，则凹陷部435可导致栅电极的突出(未示出)的形成。换言之，邻近(和/或旁侧(横向))于屏蔽电极420的壁421(例如，侧壁)的至少一部分的凹陷部435被沉积氧化物层434完全填充。因此，沉积氧化物层434具有设置在凹陷部435内的突出。在一些实施方式中，还可以进行致密化工艺以将沉积氧化物层434致密化。在一些实施方式中，可以将回流工艺用于回流沉积氧化物层434，这可以减少沉积氧化物层434内的空隙或缺陷。
在一些实施方式中，沉积氧化物层434的厚度U2与屏蔽氧化物430的部分437的厚度U1近似相同。在一些实施方式中，沉积氧化物层434的厚度U2小于屏蔽氧化物430的部分437的厚度U1或大于屏蔽氧化物430的部分437的厚度U1。在一些实施方式中，沉积氧化物层434的厚度U2为约100至
Figure BDA0000144378620000151
在一些实施方式中，沉积氧化物层434的厚度U2可以大于
Figure BDA0000144378620000152
或小于
Figure BDA0000144378620000153
沉积氧化物层434的厚度U2可以薄于可用于利用沉积膜填充全部沟槽的工艺中的沉积膜。这可以导致降低的处理成本和/或消除(或降低)对沟槽轮廓、沟槽填充和/或沉积膜中的空隙的敏感性。
在一些实施方式中，可以将沉积氧化物层434的厚度U2限定为填充(例如，完全填充)凹陷部435。因此，沉积氧化物层434的厚度U2可以小于或等于屏蔽氧化物430(其设置在屏蔽电极420和沟槽410的壁之间)的厚度U3。屏蔽氧化物430的厚度U3可以与屏蔽氧化物430在屏蔽电极420下方的厚度近似相同。换言之，当沉积氧化物层434的厚度U2小于屏蔽氧化物430的厚度U3时，凹陷部435可以被沉积氧化物层434完全填充。在一些实施方式中，用于填充凹陷部435的沉积氧化物层434的厚度U2可以小于凹陷部435的开口的宽度的一半。在一些实施方式中，沉积氧化物层434的厚度U2可以小于沟槽410的开口的宽度E1的一半。
尽管在图4C中未示出，但是在一些实施方式中，可以在沉积沉积氧化物434之前形成热氧化物层。因此，可以利用与图2C和2D相关的处理对屏蔽MOSFET器件400的处理进行修改。具体地，在屏蔽电极420的暴露部和屏蔽氧化物430的部分437上方形成(例如，使用热氧化工艺形成)热氧化物层(未示出)。在这样的实施方式中，热氧化可以氧化屏蔽电极420的顶部422，从而导致圆顶轮廓。屏蔽电极420的圆顶(rounded top)可导致在屏蔽电极420和后面形成的栅电极440(示于图4F中)之间的区域中的电场下降(例如，最小化)。
在形成热氧化物层(未示出)之后，可以在热氧化物层上形成沉积氧化物层434。在一些实施方式中，沉积氧化物层434可以使用化学气相沉积(CVD)处理技术来沉积。例如，可以在约400℃至600℃(例如，510℃)的温度和约300至600托(例如，480托)的压力下，使用次大气压化学气相沉积(SACVD)四乙基正硅酸盐(TEOS)/臭氧工艺来形成沉积氧化物层434。
在热氧化物层(未示出)上形成沉积氧化物层434之后，除了将沿沉积氧化物层434来对热氧化物层进行处理之外，可以根据图4D至4F来进行处理。尽管未示出，但是在一些实施方式中，沉积氧化物层434和热氧化物层(未示出)的形成可以反转。
如图4D中所示，将屏蔽氧化物430的部分437和沉积氧化物层434(示于图4C中)向下除去(例如，使用蚀刻工艺除去)到沟槽410中并达到期望深度E2。在一些实施方式中，将在台面区406之上且沿沟槽410的壁412(例如，侧壁)的屏蔽氧化物430的部分437的部分和/或沉积氧化物层434的部分完全除去。在一些实施方式中，可以不将屏蔽氧化物430的部分437和/或沉积氧化物层434完全除去。
在一些实施方式中，可以使用各向同性蚀刻工艺(例如，湿式蚀刻工艺)来进行屏蔽氧化物430的部分437和沉积氧化物层434的除去(例如，回蚀刻)。在一些实施方式中，蚀刻可以是或者可包括干式各向异性等离子蚀刻和/或湿式蚀刻以实现期望的厚度U4和/或以确保将沿沟槽410的壁412(例如，侧壁)和/或在台面区406上的氧化物完全除去。在一些实施方式中，还可以进行致密化工艺以将沉积氧化物层434致密化。在一些实施方式中，可以进行干式蚀刻和随后的致密化，然后进行湿式蚀刻。
保留的屏蔽氧化物430的部分437的部分和沉积氧化物层434的部分可以设置在多晶硅层间电介质(IPD)区域480内。因此，保留在沟槽410内的屏蔽氧化物430的部分437的部分和沉积氧化物层434的部分可以共同限定IPD层(也可以被称作IPD电介质或堆)。在一些实施方式中，IPD区域480中的IPD层的厚度U4可以在约100至的范围中。在一些实施方式中，IPD区域480中的IPD层的厚度U4可以大于或小于旁侧(横向)于屏蔽电极420的壁(例如，侧壁)的IPD区域480中的IPD层(其可以包括屏蔽氧化物430的部分437和沉积氧化物层434的至少一部分)的厚度U5可以大于设置在屏蔽电极420上方的IPD区域480中的IPD层(其可以仅包括沉积氧化物层434)的厚度U4。
如图4D中所示，IPD区域480的IPD层的部分439可以具有凹面(例如，凹形顶面)。在一些实施方式中，IPD层的部分439的形状可符合屏蔽电极420的顶面422的形状。
在一些实施方式中，IPD区域480的IPD层(其由屏蔽氧化物430的部分437的至少一部分和沉积氧化物层434的至少一部分共同限定)可以具有基本平坦的顶面。在一些实施方式中，IPD区域480的IPD层(其由屏蔽氧化物430的部分437的至少一部分和沉积氧化物层434的至少一部分限定)可以具有基本平坦的顶面。换言之，IPD区域480的IPD层的顶面可以沿垂直于(或基本垂直于)纵轴(如图4E中所示的纵轴C)的面排列(或基本排列)(和/或对中)，其中沟槽410沿所述纵轴排列(和/或对中)。
如图4E中所示，形成了在IPD区域480中的IPD层上方和在与沟槽410邻近的台面区406上方沿沟槽410的暴露壁412延伸的栅极氧化物层436。因为IPD形成可以与栅极氧化物层436形成分离，所以可以独立地优化栅极氧化物层436以具有期望的特性。
在一些实施方式中，栅极氧化物层436的厚度U6可以大于或等于屏蔽电极430的部分437的厚度U1(示于图4C中)、沉积氧化物层434的厚度U2(示于图4C中)和/或沉积氧化物层434的厚度U4(示于图4D中)。例如，栅极氧化物层436的厚度U6可以与沉积氧化物层434的厚度U4近似相同。在一些实施方式中，栅极氧化物层436的厚度U6可以小于屏蔽电极430的部分437的厚度U1(示于图4C中)、沉积氧化物层434的厚度U2(示于图4C中)和/或沉积氧化物层434的厚度U4(示于图4D中)。
如图4F中所示，可以在沟槽中沉积多晶硅以形成栅电极440的至少一部分。在一些实施方式中，可以将栅电极440回蚀刻，使得栅电极440在沟槽410内凹陷。
尽管未示出，但是在一些实施方式中，可以将在台面区406上延伸的栅极氧化物层436蚀刻至适合于本体植入和/或源植入的厚度。在一些实施方式中，可以进行毡式本体植入和推进工艺以沿外延层404的上部形成p-型本体区。在一些实施方式中，可以将源植入与掩模层(未示出)一起用于形成旁侧沟槽410的一个或多个源极区。
尽管未示出，但是在一些实施方式中，可以使用一种或多种处理技术在屏蔽MOSFET器件400上方形成绝缘层(未示出)。在一些实施方式中，绝缘层可以是包含硼磷硅酸盐玻璃(BPSG)、磷硅酸盐玻璃(PSG)或硼硅酸盐玻璃(BSG)材料的介电材料。在一些实施方式中，可以使用例如CVD工艺沉积绝缘层直至获得期望的厚度。在一些实施方式中，可以将掩模层用于除去绝缘层的至少一部分以暴露如由掩模层限定的一个或多个本体区和/或一个或多个源区(源极区，source regions)的表面。在这样的实施方式中，可以进行硅蚀刻(例如，干式蚀刻)以使暴露的表面区域凹陷。凹陷的硅区域可以充当接触开口或者可以为接触开口留出余地。
尽管未示出，但是在一些实施方式中，可以进行重本体植入以在一个或多个本体区中形成一个或多个自排列(自对准)的p-型重本体区。在一些实施方式中，可以进行绝缘层的回流以获得用于接触开口的期望纵横比和/或用于金属层的期望阶梯覆盖，所述金属层可以在随后的步骤中形成以使得可以与一个或多个重本体区和/或一个或多个源区(源极区)电接触。
尽管未示出，但是在一些实施方式中，可以在屏蔽MOSFET器件400的衬底的底部上形成漏极。在一些实施方式中，可以在屏蔽MOSFET器件400上方形成一个或多个接触区域之前或之后形成漏极。在一些实施方式中，可以通过使用工艺如研磨、磨光和/或蚀刻薄化衬底的背部来在背部上形成漏极。在一些实施方式中，可以在衬底的背部上沉积导电层，直至形成期望厚度的漏极导电层。
由图4A至4F中所示的横截面图描绘的处理顺序仅是示例性的且可以对各步骤进行修改和/或以与所示不同的顺序进行各步骤。尽管连同这些图描述的导电类型与n通道屏蔽MOSFET器件相关，但是在一些实施方式中，可以将导电类型反转以制备p通道屏蔽MOSFET器件。
图4G是沿图4F中示出的面D切割的屏蔽MOSFET器件400的示意性截面图。如图4G中所示，(与面D交叉的)沉积氧化物层434的一部分设置在屏蔽氧化物430和屏蔽电极420之间。在这种实施方式中，沉积氧化物层434限定绕屏蔽电极420的环(例如，周边(圆周))。在其中利用在形成沉积氧化物层434之前形成热氧化物层(未示出)来对MOSFET器件400的处理进行修改的实施方式中，热氧化物层将设置在沉积氧化物层434和屏蔽氧化物430之间。
图5是示出用于形成图4A至4G中示出的屏蔽电极的方法的流程图。如图5中所示，在半导体的外延层的沟槽内设置的屏蔽电介质内形成屏蔽电极(块510)。沟槽可以在半导体的外延层内垂直取向(定向)。在一些实施方式中，外延层可以设置在衬底上方。在一些实施方式中，屏蔽电介质(例如，图4A中所示的屏蔽电介质430)可以是热氧化物和沉积氧化物的任意组合。在一些实施方式中，屏蔽电介质可以在沟槽内具有相对均匀的厚度。在一些实施方式中，屏蔽电极(例如，图4A中所示的屏蔽电极420)可以是沉积在屏蔽电介质内的多晶硅电极。
将设置在屏蔽电极上方的屏蔽电介质的第一部分除去，使得屏蔽电介质的第二部分保持与沟槽的壁耦接(块520)。在一些实施方式中，可以使用蚀刻工艺将屏蔽电极的第一部分除去。在一些实施方式中，使旁侧(横向)于屏蔽电极的壁的屏蔽电介质的部分凹陷，从而暴露屏蔽电极的一部分(包括屏蔽电极的顶面和屏蔽电极的壁的至少一部分)。
在沟槽内形成沿屏蔽电介质的第二部分的厚度小于屏蔽电介质的第一部分和屏蔽电介质的第二部分的结合厚度(组合厚度)的多晶硅层间电介质(块530)。在一些实施方式中，多晶硅层间电介质可以是沉积氧化物(例如，沉积氧化物层434)。在一些实施方式中，多晶硅层间电介质可以是热氧化物或可以包括热氧化物。在一些实施方式中，可以在沟槽内形成多晶硅层间电介质，使得将屏蔽电介质的第二部分完全覆盖。在一些实施方式中，多晶硅层间电介质可以被构造成完全填充旁侧(横向)于屏蔽电极的任何凹陷部(例如，图4C中所示的凹陷部435)。在一些实施方式中，多晶硅层间电介质沿屏蔽电介质的第二部分的厚度可以大于或等于屏蔽电介质的第一部分和屏蔽电介质的第二部分的结合厚度。在一些实施方式中，多晶硅层间电介质可以是沉积氧化物(例如，沉积氧化物层434)。
将多晶硅层间电介质的一部分和屏蔽电介质的第二部分的至少一部分除去，使得暴露沟槽的壁的一部分(块540)。在一些实施方式中，将屏蔽电极的所有第二部分除去。可以将屏蔽电介质的第二部分(或其部分)和多晶硅层间电介质的所述部分除去，使得可以形成(基本垂直于纵轴的，其中所述沟槽沿所述纵轴排列(和/或对中))相对平坦的表面。在一些实施方式中，多晶硅层间电介质和/或屏蔽电介质的第二部分(或其部分)可以共同限定在屏蔽MOSFET器件的IPD区域内的IPD层。在一些实施方式中，IPD层可以具有凹面。
形成栅极电介质和栅电极(块550)。在一些实施方式中，可以使用热氧化工艺来形成栅极电介质。在一些实施方式中，可以使用多晶硅材料来形成栅电极。在一些实施方式中，栅极电介质的厚度可以小于设置在屏蔽电极上方(且由第一多晶硅层间电介质的至少一部分和/或第二多晶硅层间电介质的至少一部分形成)的IPD层的厚度。
图6A至6E是根据一个实施方式的屏蔽MOSFET器件600的形成的各阶段处的示意性截面图。因为屏蔽MOSFET器件600具有镜面特征，所以将以单侧来讨论屏蔽MOSFET器件600。另外，由图6A至6E中所示的横截面图描绘的处理顺序仅是示例性的。因此，各处理步骤是简化的和/或未示出中间处理步骤。尽管以氧化物来讨论图6A至6E中的处理(工艺)，但是在一些实施方式中，可以用任何类型的介电材料来代替氧化物。
如图6A中所示，使用例如掩模和/或硅蚀刻处理技术在外延层604中形成沟槽610。在一些实施方式中，可以使用可包括气态蚀刻剂诸如例如SF6/He/O2化学品的蚀刻工艺来形成沟槽610。在一些实施方式中，沟槽610的壁的角可以为相对于外延层604顶面的约60度至相对于外延层604顶面的约90度(即，垂直侧壁)。
在一些实施方式中，外延层604可以是或可以包括例如设置在导电的(例如，高度导电的)n-型衬底(未示出)上的掺杂的(例如，相对轻地掺杂的)n-型外延层。在一些实施方式中，可以在衬底上形成(例如，限定、沉积)(其中形成了屏蔽MOSFET器件600的)外延层604。在一些实施方式中，沟槽610可以被构造成在外延层604内终止或者更深地延伸而在衬底(未示出)内终止。
形成了对沟槽610(例如，沟槽610的壁和底部)以及与沟槽610邻近的台面区606的表面加衬的屏蔽氧化物630。在一些实施方式中，可以使用约800℃至1200℃(例如，1，150℃)的相对高温度氧化(例如，干氧化)来形成屏蔽氧化物。在一些实施方式中，氧化的相对高温度可导致沟槽610的底角变圆(使得如图6A中所示，沟槽610具有圆底)。在一些实施方式中，可以使用热形成的(例如，生长的)氧化物和/或沉积氧化物的任意组合来形成屏蔽氧化物630。
还如图6A中所示，可以使用多晶硅沉积处理技术来沉积多晶硅以填充沟槽610。沉积的多晶硅可以凹陷到沟槽610中以形成屏蔽电极620。将屏蔽电极620设置在屏蔽氧化物630内，从而暴露在屏蔽电极620上方的屏蔽氧化物630的至少一部分631。在一些实施方式中，屏蔽氧化物630可具有在
Figure BDA0000144378620000201
和
Figure BDA0000144378620000202
之间(例如，
Figure BDA0000144378620000203
)的厚度(例如，在沟槽610的底部且在屏蔽电极620下方的底部厚度，沿沟槽610的壁的侧面厚度)。
可以将屏蔽氧化物630的暴露部631(例如，屏蔽氧化物630在屏蔽电极620的顶面622上方的部分)(示于图6A中)除去(例如，使用蚀刻工艺除去)，从而使得如图6B中所示，暴露沟槽610的壁612(例如，侧壁)的至少一部分。换言之，如图6B中所示，屏蔽氧化物630在屏蔽电极620的顶面622下方凹陷(以形成凹陷部635(例如，凹槽、凹处))(从而暴露屏蔽电极620的壁(例如，侧壁)的至少一部分)。如图6B中所示，凹陷部在沟槽610的壁612(例如，侧壁)和屏蔽电极620的壁(例如，侧壁)之间延伸。在其中屏蔽电极620包括氧化物组分的一些实施方式中，可以将湿式缓冲氧化物蚀刻用于除去暴露的屏蔽氧化物630以暴露沟槽610的壁612。尽管未示出，但是在一些实施方式中，在除去屏蔽氧化物630的暴露部631(示于图6A中)之后，可以在沟槽610的暴露壁612上形成热氧化物。在一些实施方式中，可以在随后的处理步骤之前将热氧化物除去(例如，使用蚀刻工艺除去)。
如图6C中所示，在邻近(例如，限定)沟槽610的台面区606的表面(例如，顶面)上方并且在屏蔽电极620的顶部622上方，沿沟槽610的暴露壁612形成(例如使用热氧化工艺形成)沉积氧化物层634。在一些实施方式中，沉积氧化物层634可以使用化学气相沉积(CVD)处理技术来沉积。例如，可以在约600℃至800℃(例如，710℃)的温度和约600至800托(例如，680托)的压力下，使用次大气压化学气相沉积(SACVD)四乙基正硅酸盐(TEOS)/臭氧工艺来形成沉积氧化物层634。在一些实施方式中，可以在热氧化物层632上形成(例如沉积)沉积氧化物层634，使得不发生(或基本不发生)成洞。
如图6C中所示，位于屏蔽电极620旁侧的凹陷部635被沉积氧化物层634完全填充。如果未填充(或至少部分填充)，则凹陷部635可导致栅电极的突出(未示出)的形成。换言之，邻近(和/或旁侧(横向，侧向))于屏蔽电极620的壁621(例如，侧壁)的至少一部分的凹陷部635被沉积氧化物层634完全填充。因此，沉积氧化物层634具有设置在凹陷部635内的突出。在一些实施方式中，还可以进行致密化工艺以将沉积氧化物层634致密化。在一些实施方式中，可以将回流工艺用于回流沉积氧化物层634，这可以减少沉积氧化物层634内的空隙或缺陷。
在一些实施方式中，沉积氧化物层634的厚度R2约等于或小于屏蔽氧化物630的厚度R1和/或沉积氧化物层634的厚度R3。在一些实施方式中，可以将沉积氧化物层634的厚度R2限定为填充(例如，完全填充)凹陷部635。因此，沉积氧化物层634的厚度R2可以小于或等于屏蔽氧化物630(其设置在屏蔽电极620和沟槽610的壁之间)的厚度R1。屏蔽氧化物630的厚度R1可以与屏蔽氧化物630在屏蔽电极620下方的厚度近似相同。换言之，当沉积氧化物层634的厚度R2小于屏蔽氧化物630的厚度R1时，凹陷部635可以被沉积氧化物层634完全填充。在一些实施方式中，用于填充凹陷部635的沉积氧化物层634的厚度R2可以小于凹陷部635的开口的宽度的一半。在一些实施方式中，沉积氧化物层634的厚度R2可以小于沟槽610的开口的宽度的一半。
在一些实施方式中，沉积氧化物层634的厚度R2小于屏蔽氧化物630的厚度R1和/或沉积氧化物层634的厚度R2。在一些实施方式中，沉积氧化物层634的厚度R2为约100至
Figure BDA0000144378620000221
在一些实施方式中，沉积氧化物层634的厚度R3可以大于
Figure BDA0000144378620000222
或小于
Figure BDA0000144378620000223
沉积氧化物层634的厚度R2可以薄于可用于利用沉积膜填充全部沟槽的工艺中的沉积膜。这可以导致降低的处理成本和/或消除(或降低)对沟槽轮廓、沟槽填充和/或沉积膜中的空隙的敏感性。
如图6D中所示，将沉积氧化物层634(示于图6C中)的至少一部分向下除去(例如，使用蚀刻工艺除去)到沟槽610中并达到期望深度。在一些实施方式中，将沉积氧化物层634在台面区606之上且沿沟槽610的壁612(例如，侧壁)的部分完全除去。在一些实施方式中，可以不将沉积氧化物层634在台面区606之上且沿沟槽610的壁612(例如，侧壁)的部分完全除去。
在一些实施方式中，可以使用各向同性蚀刻工艺(例如，湿式蚀刻工艺)来进行沉积氧化物层634的所述部分的除去(例如，回蚀刻)以暴露沟槽610的壁612的至少一部分。在一些实施方式中，蚀刻可以是或者可以包括干式各向异性等离子蚀刻和/或湿式蚀刻以实现期望的厚度R4和/或以确保将沿沟槽610的壁612(例如，侧壁)和/或在台面区606上的氧化物完全除去。在一些实施方式中，还可以进行致密化工艺以将沉积氧化物层634致密化。在一些实施方式中，可以进行干式蚀刻和随后的致密化，然后进行湿式蚀刻。
保留的沉积氧化物层634的部分可以设置在多晶硅层间电介质(IPD)区域680内。因此，保留在沟槽610内的沉积氧化物层634的部分可以限定IPD层(也可以被称作IPD电介质或堆)。在一些实施方式中，IPD区域680中的IPD层的厚度R4可以在约100至
Figure BDA0000144378620000224
的范围中。在一些实施方式中，IPD区域680中的IPD层的厚度R4可以大于
Figure BDA0000144378620000225
或小于
Figure BDA0000144378620000226
位于屏蔽电极620的壁(例如，侧壁)旁侧的IPD区域680中的IPD层的厚度R5可以大于设置在屏蔽电极620上方的IPD区域680中的IPD层(其可以仅包括沉积氧化物层634)的厚度R4。
如图6D中所示，IPD区域680的IPD层的部分639可具有凹面(例如，凹形顶面)。在一些实施方式中，IPD层的部分639的形状可符合屏蔽电极620的顶面622的形状。
在一些实施方式中，IPD区域680的IPD层可以具有基本平坦的顶面。在一些实施方式中，IPD区域680的IPD层(其由沉积氧化物层634的至少一部分限定)可以具有基本平坦的顶面。换言之，IPD区域680的IPD层的顶面可以沿垂直于(或基本垂直于)纵轴(如图6E中所示的纵轴F)的面排列(或基本排列)(和/或对中)，其中沟槽610沿所述纵轴排列(和/或对中)。
如图6E中所示，形成了在IPD区域680中的IPD层上方和在与沟槽610邻近的台面区606上方沿沟槽610的暴露壁612延伸的栅极氧化物层636。因为IPD形成可以与栅极氧化物层636形成分离，所以可以独立地优化栅极氧化物层636以具有期望的特性。
在一些实施方式中，栅极氧化物层636的厚度R6可以大于或等于屏蔽电极630的厚度R1(示于图6C中)、沉积氧化物层634的厚度R2和/或R3(示于图6C中)和/或沉积氧化物层634的厚度R4(示于图6D中)。例如，栅极氧化物层636的厚度R6可以与沉积氧化物层634的厚度R4近似相同。在一些实施方式中，栅极氧化物层636的厚度R6可以小于屏蔽电极630的部分637的厚度R1(示于图4C中)、沉积氧化物层634的厚度R2和/或R3(示于图6C中)和/或沉积氧化物层634的厚度R4(示于图6D中)。
尽管未示出，但是可以在沟槽中沉积多晶硅以形成栅电极640的至少一部分。在一些实施方式中，可以将栅电极640回蚀刻，使得栅电极640在沟槽610内凹陷。
尽管未示出，但是在一些实施方式中，可以将在台面区606上延伸的栅极氧化物层636蚀刻至适合于本体植入(本体注入)和/或源植入(源注入)的厚度。在一些实施方式中，可以进行毡式本体植入和推进工艺以沿外延层604的上部形成p-型本体区。在一些实施方式中，可以将源植入与掩模层(未示出)一起用于形成旁侧沟槽610的一个或多个源极区。
尽管未示出，但是在一些实施方式中，可以使用一种或多种处理技术在屏蔽MOSFET器件600上方形成绝缘层(未示出)。在一些实施方式中，绝缘层可以是包含硼磷硅酸盐玻璃(BPSG)、磷硅酸盐玻璃(PSG)或硼硅酸盐玻璃(BSG)材料的介电材料。在一些实施方式中，可以使用例如CVD工艺来沉积绝缘层直至获得期望的厚度。在一些实施方式中，可以将掩模层用于除去绝缘层的至少一部分以暴露如由掩模层限定的一个或多个本体区和/或一个或多个源区(源极区)的表面。在这样的实施方式中，可以进行硅蚀刻(例如，干式蚀刻)以使暴露的表面区域凹陷。凹陷的硅区域可以充当接触开口或者可以为接触开口留出余地。
尽管未示出，但是在一些实施方式中，可以进行重本体植入以在一个或多个本体区中形成一个或多个自排列的p-型重本体区。在一些实施方式中，可以进行绝缘层的回流以获得用于接触开口的期望纵横比和/或用于金属层的期望阶梯覆盖，所述金属层可以在随后的步骤中形成以使得可以与一个或多个重本体区和/或一个或多个源区电接触。
尽管未示出，但是在一些实施方式中，可以在屏蔽MOSFET器件600的衬底的底部上形成漏极。在一些实施方式中，可以在屏蔽MOSFET器件600上方形成一个或多个接触区域之前或之后形成漏极。在一些实施方式中，可以通过使用工艺如研磨、磨光和/或蚀刻薄化衬底的背部来在背部上形成漏极。在一些实施方式中，可以在衬底的背部上沉积导电层，直至形成期望厚度的漏极导电层。
由图6A至6F中所示的横截面图描绘的处理顺序仅是示例性的且可以对各步骤进行修改和/或以与所示不同的顺序进行各步骤。尽管连同这些图描述的导电类型与n通道屏蔽MOSFET器件相关，但是在一些实施方式中，可以将导电类型反转以制备p通道屏蔽MOSFET器件。
图6F是沿图6E中示出的面G切割的屏蔽MOSFET器件600的示意性截面图。如图6F中所示，(与面G交叉的)沉积氧化物层634具有设置在沟槽610的壁和屏蔽电极620之间的部分。在这种实施方式中，(与面G交叉的)沉积氧化物层634的部分限定绕屏蔽电极620的环(例如，周边(圆周))。
图7是示出用于形成图6A至6E中示出的屏蔽电极的方法的流程图。如图7中所示，在半导体的外延层内的沟槽中形成屏蔽电介质(块710)。沟槽可以在半导体的外延层内垂直取向。在一些实施方式中，外延层可以设置在衬底上方。在一些实施方式中，屏蔽电介质(例如，图6A中所示的屏蔽电介质630)可以是热氧化物和沉积氧化物的任意组合。在一些实施方式中，屏蔽电介质可以在沟槽内具有相对均匀的厚度。
在屏蔽电介质内形成屏蔽电极(块720)。在一些实施方式中，屏蔽电极(例如，图6A中所示的屏蔽电极620)可以是沉积在屏蔽电介质内的多晶硅电极。
将屏蔽电介质的一部分除去，使得暴露沟槽的壁的一部分(块730)。在一些实施方式中，将屏蔽电介质的顶部除去，使得暴露沟槽的壁的所述部分(如图6B中所示)。在一些实施方式中，使旁侧(横向)于屏蔽电极的壁的屏蔽电介质的部分凹陷，使得暴露屏蔽电极的一部分(包括屏蔽电极的顶面和屏蔽电极的壁的至少一部分)。
在沟槽内形成多晶硅层间电介质(块740)。在一些实施方式中，多晶硅层间电介质可以为沉积氧化物(例如，沉积氧化物层634)。在一些实施方式中，多晶硅层间电介质可以是热氧化物或可以包括热氧化物。在一些实施方式中，可以在沟槽内形成多晶硅层间电介质，使得将(限定凹陷部的)屏蔽电介质和屏蔽电极的暴露部完全覆盖。在一些实施方式中，多晶硅层间电介质可以被构造成完全填充旁侧(横向)于屏蔽电极的任何凹陷部(例如，图6B中所示的凹陷部635)。
将多晶硅层间电介质的一部分除去，使得暴露沟槽的壁的所述部分(块750)。可以将多晶硅层间电介质的所述部分除去，使得可以形成(基本垂直于纵轴的，其中所述沟槽沿所述纵轴排列(和/或对中))相对平坦的表面。在一些实施方式中，多晶硅层间电介质可以限定在屏蔽MOSFET器件的IPD区域内的IPD层。
形成栅极电介质和栅电极(块760)。在一些实施方式中，可以使用热氧化工艺来形成栅极电介质。在一些实施方式中，可以使用多晶硅材料来形成栅电极。在一些实施方式中，栅极电介质的厚度可以小于设置在屏蔽电极上方(且由第一多晶硅层间电介质的至少一部分和/或第二多晶硅层间电介质的至少一部分形成)的IPD层的厚度。
另外，尽管以硅来实施上面所述的各实施方式，但是也可以以碳化硅、砷化锗、氮化镓、金刚石等来实施这些实施方式。而且，不同实施方式的截面图可以不按规定比例，因此不旨在限制在对应结构的布图设计中的可能的变化。另外，屏蔽MOSFET器件可以以条或包括六角晶体管单元和方形晶体管单元等的蜂窝状构造形成。在一些实施方式中，可以将一种或多种半导体衬底用于制造屏蔽MOSFET器件。可以使用的衬底的一些实例包括但不限于硅片、外延Si层、粘接晶片(bonded wafers)如用于绝缘体上硅(SOI)技术的粘接晶片、和/或无定形硅层，所有这些都可以是掺杂或未掺杂的。
在一个总体方面中，装置包括设置在沿半导体的外延层内的轴排列的沟槽内的屏蔽电介质以及设置在所述屏蔽电介质内且沿所述轴排列的屏蔽电极。所述装置包括第一多晶硅层间电介质和第二多晶硅层间电介质，其中所述第一多晶硅层间电介质具有与垂直于所述轴的面交叉的部分，所述面与所述屏蔽电极交叉，所述第二多晶硅层间电介质具有与所述面交叉且设置在所述第一多晶硅层间电介质和所述屏蔽电极之间的部分。所述装置还包括具有设置在所述第一多晶硅层间电介质上的部分的栅极电介质。
在一些实施方式中，所述第二多晶硅层间电介质的所述部分是第一部分，且所述第一多晶硅层间电介质的所述部分设置在与所述面交叉的所述第二多晶硅层间电介质的第二部分和所述第二多晶硅层间电介质的第一部分之间。在一些实施方式中，所述第一多晶硅层间电介质的所述部分和所述第二多晶硅层间电介质的所述部分横向于所述轴设置且设置在所述屏蔽电介质上方。在一些实施方式中，所述第二多晶硅层间电介质的所述部分是第一部分，且所述第二多晶硅层间电介质具有设置在所述第一多晶硅层间电介质的所述部分与所述屏蔽电介质之间的第二部分。
在一些实施方式中，所述第二多晶硅层间电介质的所述部分是第一部分，且所述第二多晶硅层间电介质具有设置在所述屏蔽电极和所述栅极电介质的所述部分之间的第二部分。在一些实施方式中，所述第一多晶硅层间电介质是与所述第二多晶硅层间电介质不同类型的电介质。在一些实施方式中，所述第一多晶硅层间电介质是沉积氧化物，且所述第二多晶硅层间电介质是热生长氧化物。在一些实施方式中，所述栅极电介质是热生长氧化物，且所述屏蔽电介质是热生长氧化物或沉积氧化物中的至少一种。
在又一个实施方式中，装置可以包括设置在沿半导体的外延层内的轴排列的沟槽内的屏蔽电介质以及设置在所述屏蔽电介质内且沿所述轴排列的屏蔽电极。所述装置可以包括第一多晶硅层间电介质和第二多晶硅层间电介质，其中所述第一多晶硅层间电介质具有限定沿与所述屏蔽电极交叉的面排列的环的部分，其中所述面与所述轴垂直，所述第二多晶硅层间电介质具有设置在所述第一多晶硅层间电介质的所述部分与所述屏蔽电极之间的部分。所述装置还可以包括具有与所述第一多晶硅层间电介质耦接的部分的栅极电介质。
在一些实施方式中，所述第二多晶硅层间电介质的所述部分是所述第二多晶硅层间电介质的第一部分，并且所述第二多晶硅层间电介质具有沿所述面排列且设置在所述第一多晶硅层间电介质的部分与由所述沟槽限定的壁之间的第二部分。在一些实施方式中，所述栅极电介质的所述部分与所述第二多晶硅层间电介质耦接。在一些实施方式中，所述第二多晶硅层间电介质的所述部分限定沿所述面排列的环。在一些实施方式中，所述沟槽限定壁，所述壁具有与垂直于所述轴的线交叉的第一位置和与所述线交叉的第二位置，且所述栅极电介质具有沿所述线从所述第一位置延伸至所述第二位置的部分。在一些实施方式中，在所述沟槽内形成所述第二多晶硅层间电介质之后，在所述沟槽内形成所述第一多晶硅层间电介质。
在又一个总体方面中，装置可以包括设置在半导体的外延层内的沟槽内的屏蔽电介质以及设置在所述屏蔽电介质内的屏蔽电极。所述装置可以包括具有与所述屏蔽电介质耦接的第一部分和与所述屏蔽电极耦接的第二部分的多晶硅层间电介质，所述多晶硅层间电介质具有限定凹形形状的顶面。所述装置可以包括具有设置在所述多晶硅层间电介质的顶面上的部分的栅极电介质。
在一些实施方式中，所述多晶硅层间电介质是第一沉积氧化物，所述栅极电介质是第一热生长氧化物，并且所述屏蔽电介质是第二热生长氧化物或第二沉积氧化物中的至少一种。在一些实施方式中，所述多晶硅层间电介质的顶面、所述屏蔽电极和所述栅极电介质沿纵轴排列。在一些实施方式中，所述多晶硅层间电介质的所述第一部分与所述屏蔽电极的壁邻近设置。在一些实施方式中，当沉积时，所述多晶硅层间电介质的厚度小于设置在所述屏蔽电极上的所述屏蔽电介质的厚度。在一些实施方式中，所述栅极电介质的所述部分是所述栅极电介质的第一部分，所述栅极电介质具有与所述屏蔽电介质的至少一部分耦接的第二部分，且所述栅极电介质的第一部分与所述栅极电介质的第二部分邻近设置。
在又一个总体方面中，方法可以包括在半导体的外延层的沟槽内设置的屏蔽电介质内形成屏蔽电极，以及除去设置在所述屏蔽电极上方的所述屏蔽电介质的第一部分，使得所述屏蔽电介质的第二部分保持与所述沟槽的壁耦接。所述方法可以包括在所述沟槽内形成多晶硅层间电介质，所述多晶硅层间电介质沿所述屏蔽电介质的所述第二部分的厚度小于所述屏蔽电介质的所述第一部分和所述屏蔽电介质的所述第二部分的结合厚度。
在一些实施方式中，所述除去包括在形成所述多晶硅层间电介质之前除去所述屏蔽电介质的第一部分以形成与所述屏蔽电极的壁邻近的凹陷部，所述形成多晶硅层间电介质包括在所述凹陷部内形成所述多晶硅层间电介质。在一些实施方式中，所述方法还可以包括通过除去所述多晶硅层间电介质的一部分和所述屏蔽电极的所述第二部分的至少一部分而暴露所述沟槽的所述壁的一部分。
可以在数字电子电路或在计算机硬件、固件、软件或在它们的组合中实施本文中所述的各种技术的实施方式。一些实施方式可以使用各种半导体处理和/或包装技术来实施。
虽然已经如本文中所述对描述的实施方式的某些特征进行了说明，但是现在本领域的技术人员可以想起许多修改、替换、变化和等价物。因此，应理解，所附权利要求书旨在覆盖在实施方式范围内的所有这样的修改和变化。应理解，仅通过举例而非限制性地提出它们，并且可以进行形式和细节的各种变化。本文中所述的装置和/或方法的任何部分可以以除互斥组合之外的任意组合来结合。本文中所述的实施方式可以包括所述的不同实施方式的功能、组分(部件)和/或特征的各种组合和/或子组合。

Claims (22)

1.一种装置，包括：
屏蔽电介质，设置在沿半导体的外延层内的轴排列的沟槽内；
屏蔽电极，设置在所述屏蔽电介质内且沿所述轴排列；
第一多晶硅层间电介质，所述第一多晶硅层间电介质具有与垂直于所述轴的面交叉的部分，所述面与所述屏蔽电极交叉；
第二多晶硅层间电介质，所述第二多晶硅层间电介质具有与所述面交叉且设置在所述第一多晶硅层间电介质与所述屏蔽电极之间的部分；以及
栅极电介质，具有设置在所述第一多晶硅层间电介质上的部分。
2.根据权利要求1所述的装置，其中，所述第二多晶硅层间电介质的所述部分是第一部分，并且所述第一多晶硅层间电介质的所述部分设置在与所述面交叉的所述第二多晶硅层间电介质的第二部分和所述第二多晶硅层间电介质的所述第一部分之间。
3.根据权利要求1所述的装置，其中，所述第一多晶硅层间电介质的所述部分和所述第二多晶硅层间电介质的所述部分横向于所述轴设置并且设置在所述屏蔽电介质上方。
4.根据权利要求1所述的装置，其中，所述第二多晶硅层间电介质的所述部分是第一部分，并且所述第二多晶硅层间电介质具有设置在所述第一多晶硅层间电介质的所述部分与所述屏蔽电介质之间的第二部分。
5.根据权利要求1所述的装置，其中，所述第二多晶硅层间电介质的所述部分是第一部分，并且所述第二多晶硅层间电介质具有设置在所述屏蔽电极与所述栅极电介质的所述部分之间的第二部分。
6.根据权利要求1所述的装置，其中，所述第一多晶硅层间电介质是与所述第二多晶硅层间电介质不同类型的电介质。
7.根据权利要求1所述的装置，其中，所述第一多晶硅层间电介质是沉积氧化物，并且所述第二多晶硅层间电介质是热生长氧化物。
8.根据权利要求1所述的装置，其中，所述栅极电介质是热生长氧化物，并且所述屏蔽电介质是热生长氧化物或沉积氧化物中的至少一种。
9.一种装置，包括：
屏蔽电介质，设置在沿半导体的外延层内的轴排列的沟槽内；
屏蔽电极，设置在所述屏蔽电介质内且沿所述轴排列；
第一多晶硅层间电介质，所述第一多晶硅层间电介质具有限定沿与所述屏蔽电极交叉的面排列的环的部分，所述面与所述轴垂直；
第二多晶硅层间电介质，所述第二多晶硅层间电介质具有设置在所述第一多晶硅层间电介质的所述部分与所述屏蔽电极之间的部分；以及
栅极电介质，具有与所述第一多晶硅层间电介质耦接的部分。
10.根据权利要求9所述的装置，其中，所述第二多晶硅层间电介质的所述部分是所述第二多晶硅层间电介质的第一部分，所述第二多晶硅层间电介质具有沿所述面排列且设置在所述第一多晶硅层间电介质的所述部分与由所述沟槽限定的壁之间的第二部分。
11.根据权利要求9所述的装置，其中，所述栅极电介质的所述部分与所述第二多晶硅层间电介质耦接。
12.根据权利要求9所述的装置，其中，所述第二多晶硅层间电介质的所述部分限定沿所述面排列的环。
13.根据权利要求9所述的装置，其中，所述沟槽限定壁，所述壁具有与垂直于所述轴的线交叉的第一位置和与所述线交叉的第二位置，并且所述栅极电介质具有沿所述线从所述第一位置延伸至所述第二位置的部分。
14.根据权利要求9所述的装置，其中，在所述沟槽内形成所述第二多晶硅层间电介质之后，在所述沟槽内形成所述第一多晶硅层间电介质。
15.一种装置，包括：
屏蔽电介质，设置在半导体的外延层内的沟槽内；
屏蔽电极，设置在所述屏蔽电介质内；
多晶硅层间电介质，具有与所述屏蔽电介质耦接的第一部分和与所述屏蔽电极耦接的第二部分，所述多晶硅层间电介质具有限定凹形形状的顶面；以及
栅极电介质，具有设置在所述多晶硅层间电介质的顶面上的部分。
16.根据权利要求15所述的装置，其中，所述多晶硅层间电介质是第一沉积氧化物，所述栅极电介质是第一热生长氧化物，并且所述屏蔽电介质是第二热生长氧化物或第二沉积氧化物中的至少一种。
17.根据权利要求15所述的装置，其中，所述多晶硅层间电介质的顶面、所述屏蔽电极和所述栅极电介质沿纵轴排列，
所述多晶硅层间电介质的所述第一部分与所述屏蔽电极的壁邻近设置。
18.根据权利要求15所述的装置，其中，当沉积时，所述多晶硅层间电介质的厚度小于设置在所述屏蔽电极上的所述屏蔽电介质的厚度。
19.根据权利要求15所述的装置，其中，所述栅极电介质的所述部分是所述栅极电介质的第一部分，所述栅极电介质具有与所述屏蔽电介质的至少一部分耦接的第二部分，并且所述栅极电介质的所述第一部分与所述栅极电介质的所述第二部分邻近设置。
20.一种方法，包括：
在设置在半导体的外延层的沟槽内的屏蔽电介质内形成屏蔽电极；
除去设置在所述屏蔽电极上方的所述屏蔽电介质的第一部分，使得所述屏蔽电介质的第二部分保持与所述沟槽的壁耦接；以及
在所述沟槽内形成多晶硅层间电介质，所述多晶硅层间电介质沿所述屏蔽电介质的所述第二部分的厚度小于所述屏蔽电介质的所述第一部分和所述屏蔽电介质的所述第二部分的组合厚度。
21.根据权利要求20所述的方法，其中，所述除去包括在形成所述多晶硅层间电介质之前除去所述屏蔽电介质的所述第一部分以形成与所述屏蔽电极的壁邻近的凹陷部，所述形成多晶硅层间电介质包括在所述凹陷部内形成所述多晶硅层间电介质。
22.根据权利要求20所述的方法，还包括：
通过除去所述多晶硅层间电介质的一部分和所述屏蔽电介质的所述第二部分的至少一部分而暴露所述沟槽的所述壁的一部分。
CN201210072092.5A 2011-03-16 2012-03-16 屏蔽栅极mosfet器件中的多晶硅层间电介质 Active CN102683390B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/049,655 US8610205B2 (en) 2011-03-16 2011-03-16 Inter-poly dielectric in a shielded gate MOSFET device
US13/049,655 2011-03-16

Publications (2)

Publication Number Publication Date
CN102683390A true CN102683390A (zh) 2012-09-19
CN102683390B CN102683390B (zh) 2019-07-30

Family

ID=46756973

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210072092.5A Active CN102683390B (zh) 2011-03-16 2012-03-16 屏蔽栅极mosfet器件中的多晶硅层间电介质

Country Status (4)

Country Link
US (1) US8610205B2 (zh)
KR (1) KR101929870B1 (zh)
CN (1) CN102683390B (zh)
DE (2) DE102012025831B3 (zh)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105244374A (zh) * 2015-08-31 2016-01-13 上海华虹宏力半导体制造有限公司 具有屏蔽栅的沟槽栅mosfet的制造方法
CN105957811A (zh) * 2016-04-27 2016-09-21 上海华虹宏力半导体制造有限公司 具有屏蔽栅的沟槽栅功率器件的制造方法
CN104347375B (zh) * 2013-08-01 2017-06-06 上海华虹宏力半导体制造有限公司 使用氧化膜做阻挡层对栅极多晶硅进行刻蚀的方法
CN107492486A (zh) * 2017-08-15 2017-12-19 上海华虹宏力半导体制造有限公司 沟槽型双层栅mos介质层的工艺方法
CN108807504A (zh) * 2018-08-28 2018-11-13 电子科技大学 碳化硅mosfet器件及其制造方法
CN110164967A (zh) * 2018-02-11 2019-08-23 世界先进积体电路股份有限公司 半导体装置及其制造方法
CN110896026A (zh) * 2019-11-22 2020-03-20 矽力杰半导体技术(杭州)有限公司 沟槽型mosfet结构及其制造方法
CN111627820A (zh) * 2020-06-05 2020-09-04 中芯集成电路制造(绍兴)有限公司 屏蔽栅场效应晶体管及其制备方法
CN111681963A (zh) * 2020-08-11 2020-09-18 中芯集成电路制造(绍兴)有限公司 一种屏蔽栅场效应晶体管及其形成方法
CN112242432A (zh) * 2019-07-16 2021-01-19 力晶积成电子制造股份有限公司 遮蔽栅金属氧化物半导体场效晶体管及其制造方法
CN115863411A (zh) * 2022-11-30 2023-03-28 上海功成半导体科技有限公司 一种屏蔽栅功率器件及其制备方法

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8680607B2 (en) * 2011-06-20 2014-03-25 Maxpower Semiconductor, Inc. Trench gated power device with multiple trench width and its fabrication process
JP5811973B2 (ja) 2012-09-12 2015-11-11 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP2014056913A (ja) * 2012-09-12 2014-03-27 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
US9230851B2 (en) * 2013-02-07 2016-01-05 Texas Instruments Incorporated Reduction of polysilicon residue in a trench for polysilicon trench filling processes
TWI615889B (zh) 2016-05-18 2018-02-21 杰力科技股份有限公司 功率金氧半導體場效電晶體的製造方法
TWI577010B (zh) 2016-05-18 2017-04-01 杰力科技股份有限公司 功率金氧半導體場效電晶體
TWI639232B (zh) * 2017-06-30 2018-10-21 帥群微電子股份有限公司 溝槽式功率半導體元件及其製造方法
US20190067427A1 (en) * 2017-08-24 2019-02-28 Semiconductor Components Industries, Llc Inter-poly oxide in field effect transistors
US10304933B1 (en) * 2018-04-24 2019-05-28 Semiconductor Components Industries, Llc Trench power MOSFET having a trench cavity
US10510878B1 (en) * 2018-06-13 2019-12-17 Vanguard International Semiconductor Corporation Semiconductor devices and methods for forming the same
JP7061954B2 (ja) * 2018-11-07 2022-05-02 三菱電機株式会社 半導体装置
US10811502B1 (en) * 2019-05-30 2020-10-20 Nxp Usa, Inc. Method of manufacture of super-junction power semiconductor device
KR20210003997A (ko) * 2019-07-02 2021-01-13 삼성전자주식회사 반도체 소자 및 그의 제조방법
CN113497122A (zh) * 2020-03-18 2021-10-12 和舰芯片制造(苏州)股份有限公司 一种Split Gate结构、Power MOS器件及制作方法
CN113497129B (zh) * 2020-04-07 2023-12-01 长鑫存储技术有限公司 半导体结构及其制作方法
CN111785619A (zh) * 2020-06-30 2020-10-16 上海华虹宏力半导体制造有限公司 屏蔽栅沟槽型mosfet的沟槽的工艺方法
JP7417498B2 (ja) * 2020-09-14 2024-01-18 株式会社東芝 半導体装置及びその製造方法
JP7414677B2 (ja) * 2020-09-15 2024-01-16 株式会社東芝 半導体装置及びその製造方法
TWI788100B (zh) * 2021-11-16 2022-12-21 新唐科技股份有限公司 半導體結構及其形成方法
CN116031294B (zh) * 2023-03-27 2023-06-27 合肥新晶集成电路有限公司 半导体器件及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040089910A1 (en) * 2002-03-19 2004-05-13 Infineon Technologies Ag Power transistor
CN1809928A (zh) * 2002-08-23 2006-07-26 快捷半导体有限公司 用于改进mos栅控从而降低米勒电容和开关损失的方法和装置
CN101626033A (zh) * 2008-07-09 2010-01-13 飞兆半导体公司 屏蔽栅沟槽fet结构及其形成方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7345342B2 (en) 2001-01-30 2008-03-18 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
JP4073176B2 (ja) 2001-04-02 2008-04-09 新電元工業株式会社 半導体装置およびその製造方法
US7183610B2 (en) * 2004-04-30 2007-02-27 Siliconix Incorporated Super trench MOSFET including buried source electrode and method of fabricating the same
US7385248B2 (en) * 2005-08-09 2008-06-10 Fairchild Semiconductor Corporation Shielded gate field effect transistor with improved inter-poly dielectric
US7319256B1 (en) * 2006-06-19 2008-01-15 Fairchild Semiconductor Corporation Shielded gate trench FET with the shield and gate electrodes being connected together
US8497549B2 (en) * 2007-08-21 2013-07-30 Fairchild Semiconductor Corporation Method and structure for shielded gate trench FET
JP5405737B2 (ja) * 2007-12-20 2014-02-05 スパンション エルエルシー 半導体装置およびその製造方法
US7872305B2 (en) * 2008-06-26 2011-01-18 Fairchild Semiconductor Corporation Shielded gate trench FET with an inter-electrode dielectric having a nitride layer therein
US8415739B2 (en) * 2008-11-14 2013-04-09 Semiconductor Components Industries, Llc Semiconductor component and method of manufacture
US8252647B2 (en) * 2009-08-31 2012-08-28 Alpha & Omega Semiconductor Incorporated Fabrication of trench DMOS device having thick bottom shielding oxide

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040089910A1 (en) * 2002-03-19 2004-05-13 Infineon Technologies Ag Power transistor
CN1809928A (zh) * 2002-08-23 2006-07-26 快捷半导体有限公司 用于改进mos栅控从而降低米勒电容和开关损失的方法和装置
CN101626033A (zh) * 2008-07-09 2010-01-13 飞兆半导体公司 屏蔽栅沟槽fet结构及其形成方法

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104347375B (zh) * 2013-08-01 2017-06-06 上海华虹宏力半导体制造有限公司 使用氧化膜做阻挡层对栅极多晶硅进行刻蚀的方法
CN105244374A (zh) * 2015-08-31 2016-01-13 上海华虹宏力半导体制造有限公司 具有屏蔽栅的沟槽栅mosfet的制造方法
CN105244374B (zh) * 2015-08-31 2018-10-26 上海华虹宏力半导体制造有限公司 具有屏蔽栅的沟槽栅mosfet的制造方法
CN105957811A (zh) * 2016-04-27 2016-09-21 上海华虹宏力半导体制造有限公司 具有屏蔽栅的沟槽栅功率器件的制造方法
CN107492486A (zh) * 2017-08-15 2017-12-19 上海华虹宏力半导体制造有限公司 沟槽型双层栅mos介质层的工艺方法
CN110164967B (zh) * 2018-02-11 2022-02-15 世界先进积体电路股份有限公司 半导体装置及其制造方法
CN110164967A (zh) * 2018-02-11 2019-08-23 世界先进积体电路股份有限公司 半导体装置及其制造方法
CN108807504B (zh) * 2018-08-28 2022-01-25 电子科技大学 碳化硅mosfet器件及其制造方法
CN108807504A (zh) * 2018-08-28 2018-11-13 电子科技大学 碳化硅mosfet器件及其制造方法
CN112242432A (zh) * 2019-07-16 2021-01-19 力晶积成电子制造股份有限公司 遮蔽栅金属氧化物半导体场效晶体管及其制造方法
CN112242432B (zh) * 2019-07-16 2024-08-30 力晶积成电子制造股份有限公司 遮蔽栅金属氧化物半导体场效晶体管及其制造方法
CN110896026A (zh) * 2019-11-22 2020-03-20 矽力杰半导体技术(杭州)有限公司 沟槽型mosfet结构及其制造方法
CN111627820A (zh) * 2020-06-05 2020-09-04 中芯集成电路制造(绍兴)有限公司 屏蔽栅场效应晶体管及其制备方法
CN111627820B (zh) * 2020-06-05 2022-07-15 绍兴中芯集成电路制造股份有限公司 屏蔽栅场效应晶体管及其制备方法
CN111681963A (zh) * 2020-08-11 2020-09-18 中芯集成电路制造(绍兴)有限公司 一种屏蔽栅场效应晶体管及其形成方法
CN111681963B (zh) * 2020-08-11 2020-11-20 中芯集成电路制造(绍兴)有限公司 一种屏蔽栅场效应晶体管及其形成方法
CN115863411A (zh) * 2022-11-30 2023-03-28 上海功成半导体科技有限公司 一种屏蔽栅功率器件及其制备方法
CN115863411B (zh) * 2022-11-30 2023-08-15 上海功成半导体科技有限公司 一种屏蔽栅功率器件及其制备方法

Also Published As

Publication number Publication date
US20120235229A1 (en) 2012-09-20
KR101929870B1 (ko) 2018-12-17
DE102012004084B4 (de) 2018-11-08
CN102683390B (zh) 2019-07-30
DE102012025831B3 (de) 2023-05-04
DE102012004084A1 (de) 2012-09-20
US8610205B2 (en) 2013-12-17
KR20120106574A (ko) 2012-09-26

Similar Documents

Publication Publication Date Title
CN102683390A (zh) 屏蔽栅极mosfet器件中的多晶硅层间电介质
CN100477259C (zh) 纵型半导体器件及其制造方法
KR100442881B1 (ko) 고전압 종형 디모스 트랜지스터 및 그 제조방법
CN100578751C (zh) 半导体装置以及制造包括多堆栈混合定向层之半导体装置之方法
US8399921B2 (en) Metal oxide semiconductor (MOS) structure and manufacturing method thereof
JP4417962B2 (ja) 超接合デバイスの製造での平坦化方法
US9647061B2 (en) Electronic device of vertical MOS type with termination trenches having variable depth
US9029220B2 (en) Method of manufacturing a semiconductor device with self-aligned contact plugs and semiconductor device
CN1830090A (zh) 利用自对准后栅极控制前栅极绝缘体上硅mosfet的器件阈值
CN102024743A (zh) 半导体结构与在鳍状装置之鳍状结构之间形成隔离的方法
CN105453264A (zh) 通过改善的SiGe刻面改善硅化物形成
US6627515B1 (en) Method of fabricating a non-floating body device with enhanced performance
CN102163622A (zh) 包含具有超级结的沟槽mosfet的半导体器件
US8536004B2 (en) Method for fabricating semiconductor power device
CN102487010A (zh) 一种金属栅极及mos晶体管的形成方法
CN101764155A (zh) 沟槽式场效应管及其制备方法
US7704827B2 (en) Semiconductor device and method for manufacturing the same
CN101834142A (zh) 一种具有厚绝缘底部的沟槽及其半导体器件的制造方法
CN100495731C (zh) Fet器件及其制造方法
CN108400166A (zh) 在端子降低表面电场区域中具有端子沟槽的功率晶体管
CN108807502A (zh) 一种nldmos器件和ldmos功率器件的制造方法
US8357972B2 (en) Semiconductor power device
US9324803B2 (en) Superjunction power device and manufacturing method
CN114284149B (zh) 一种屏蔽栅沟槽场效应晶体管的制备方法
CN102683189A (zh) 一种金属栅极及mos晶体管的形成方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information
CB02 Change of applicant information

Address after: Arizona, USA

Applicant after: Ficho Semiconductor Co.

Address before: Maine

Applicant before: Ficho Semiconductor Co.

GR01 Patent grant
GR01 Patent grant