CN100495731C - Fet器件及其制造方法 - Google Patents

Fet器件及其制造方法 Download PDF

Info

Publication number
CN100495731C
CN100495731C CNB2006101392640A CN200610139264A CN100495731C CN 100495731 C CN100495731 C CN 100495731C CN B2006101392640 A CNB2006101392640 A CN B2006101392640A CN 200610139264 A CN200610139264 A CN 200610139264A CN 100495731 C CN100495731 C CN 100495731C
Authority
CN
China
Prior art keywords
edge
region
district
dielectric
conductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2006101392640A
Other languages
English (en)
Other versions
CN1971945A (zh
Inventor
D·奇丹巴尔拉奥
B·J·格林
K·里姆
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Core Usa Second LLC
GlobalFoundries Inc
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN1971945A publication Critical patent/CN1971945A/zh
Application granted granted Critical
Publication of CN100495731C publication Critical patent/CN100495731C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7846—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the lateral device isolation region, e.g. STI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Formation Of Insulating Films (AREA)
  • Element Separation (AREA)

Abstract

本发明提供了一种芯片，包括：有源半导体区和场效应晶体管(“FET”)，所述场效应晶体管(“FET”)具有全部置于所述有源半导体区内的沟道区、源极区和漏极区。所述FET具有在所述沟道区的长度方向上的纵向和所述沟道区的宽度方向上的横向。掩埋介质应力产生区，具有在所述有源半导体区的一部分，例如，有源半导体区的东部分的主表面下面的第一深度处水平延伸的上表面。表面介质应力产生区，在所述有源半导体区的所述主表面处设置为侧向邻近所述有源半导体区。表面介质应力产生区从所述主表面延伸至基本上不大于所述第一深度的第二深度。通过所述掩埋和表面介质应力产生区施加的应力结合在一起给所述FET的所述沟道区施加剪切应力。

Description

FET器件及其制造方法
技术领域
本发明涉及半导体器件和工艺。更具体地说，本发明涉及具有介质应力产生区的半导体器件及其制造方法。
背景技术
可以给某些类型的晶体管施加压缩应力或拉伸应力，以提升它们的性能。具体地，当给p型场效应晶体管(“PFET”)的沟道区施加纵向(在电流的方向上)压缩应力时，可以提升其性能。另一方面，当给n型场效应晶体管(“NFET”)的沟道区施加纵向拉伸应力时，可以提升其性能。
已经提出了多种用于给这样的晶体管的沟道区施加压缩应力或拉伸应力的结构。在一些情况下，提出了在NFET或PFET附近提供一个或多个介质应力产生区，用于给晶体管施加有用应力。例如，共同转让的美国专利公开No.2004/0113174描述了一种在其中包括NFET或PFET的有源半导体区的外边缘处的隔离区中掩埋介质应力产生区的方法。在此情况下，合并了介质应力产生区和隔离区。尽管此方法能够起效，但是这些隔离-应力产生区需要一个设计点，此点可以同时满足对应力施加功能、隔离功能和制造它们所需工艺的潜在矛盾需求。
由此，根据公知的技术，用于给NFET或PFET施加应力的介质应力产生区限制于隔离区所处的位置。为了突破此限制，很清楚需要进一步改进的结构和工艺。
发明内容
在此根据本发明的实施例提供的结构和方法允许在PFET或NFET中使用的介质应力产生区的位置，例如，介质应力产生区的布置、尺寸、边缘等不受用于隔离所述PFET和NFET的隔离区的位置限制。由此，根据本发明的一个实施例，通过“掩埋”介质应力产生区给FET的沟道区施加应力。通过类似工艺，根据本发明的一个实施例的其它介质应力产生区是在有源半导体区的主表面处提供的表面区。优选这些表面介质应力产生区在其中通常提供隔离区的位置中起结合隔离-应力产生区的作用。
根据本发明的实施例，通过掩埋和表面介质应力产生区的组合给所述FET的沟道区施加剪切应力。由此，根据本发明的一个实施例，在FET的一侧上，例如，在设置源极区的FET的一侧上，掩埋介质应力产生区在一部分所述有源半导体区下面水平延伸，所述介质应力产生区具有位于有源半导体区下面的上表面。与所述有源半导体区共享的掩埋介质应力产生区的边缘在远离所述上表面的方向上延伸。根据本发明的优选实施例，可以将此边缘形成地比沟槽隔离区定位的边缘更接近所述PFET或NFET的沟道区。此外，在所述FET的另一侧上，即，在优选与其上设置了掩埋介质应力产生区的一侧相反的一侧上的有源半导体区的主表面处提供表面介质应力产生区。所述掩埋介质应力产生区和所述表面介质应力产生区结合起来在相反方向上给所述FET的所述沟道区施加应力，以对其施加剪切应力。
附图说明
图1A为根据本发明的一个实施例的FET的正面平面图。
图1B为沿图1A中所示的FET的线1B-1B的截面图。
图1C为沿图1A中所示的FET的一个变化的线1B-1B的截面图。
图2为根据本发明的另一个实施例的FET的正面平面图。
图3A仍为根据本发明的另一个实施例的FET的正面平面图。
图3B为沿图3A中所示的FET的线3B-3B的截面图。
图3C为沿图3A中所示的FET的一个变化的线3B-3B的截面图。
图4到7为截面图，示出了制造图1A中所示FET的工艺，具体截面对应于图1A的线1B-1B。
具体实施方式
根据提供简单工艺的本发明的实施例，提供了给PFET或NFET晶体管的沟道区施加压缩应力和/或拉伸应力的新方法，而且它们可以集成到制造集成电路或“芯片”的PFET和NFET晶体管的现有方法中。根据在此描述的本发明的各种实施例，提供了各种形式的FET，其中至少一个掩埋介质应力产生区位于一部分有源半导体区的下面，在第一方向上给FET的沟道区施加应力，至少一个表面介质应力产生区位于有源半导体区表面处，在与第一方向相反的第二方向上给沟道区施加应力。
图1A为正面平面图，示出了根据本发明的一个实施例的PFET100，其中表面介质应力产生区150在第一方向156上给PFET的沟道区(图1A中未示出)施加压缩应力，而掩埋介质应力产生区152在相反的第二方向上给PFET的沟道区施加压缩应力。如图1A中所示，PFET的有源半导体区104部分通过示意性示为浅沟槽隔离(“STI”)区的隔离区106限定。STI区106由此限定了有源半导体区104的边界或“边缘”。
在对PFET100的描述中，提供与其相关的参考框架有助于定位PFET的部分和掩埋介质应力产生区。指南针方向：即，北、南、东和西提供了用于描述PFET的有用参考框架。图例101示出了这些方向。这些方向没必要和真实的北、南、东和西向一致，这是因为PFET100可以在任何方向上，以相对于真实北向的任何角度工作。因此，图例101所示方向在描述PFET100的各个部分的相对布置和取向中十分有用。
如由STI区106限定的，有源半导体区104的边缘包括西边缘108，和在PFET的纵(东西)向112上与西边缘相对的东边缘110。STI区106还限定了有源半导体区104的北边缘114和在PFET的横向118上与北边缘相对的南边缘116。还如图1A中所示，包括栅极导体121和介质侧壁或隔离物123的栅极120位于源极区122和漏极区124之间的有源半导体区上。在图1A中所示的PFET中，第一和第二介质应力产生区150、152给有源半导体区104施加压缩应力。具体地说，存在于有源半导体区顶(主)表面处的第一介质应力产生区150具有限定有源半导体区104的西边缘108的内边缘。第二(掩埋)介质应力产生区152置于离有源半导体区的主表面预定深度处。第二介质应力产生区152位于东边缘110处的一部分有源半导体区104下面。
图1A中所示的压缩介质应力产生区优选为“膨胀氧化物”区的形式，即，至少比原来被半导体衬底的半导体材料占据的体积稍微膨胀的氧化物区。如通过箭头156、158所指，第一第二介质应力产生区在相反方向上给PFET的沟道区施加应力。这些介质应力产生区的作用是给在有源半导体区的相反(西和东)边缘108、110处和离主表面不同深度处的PFET的沟道区施加相反方向的应力，以给沟道区施加剪切应力。
图1B为沿图1A中所示的PFET100的线1B-1B的截面图。如图中所述，在优选为硅衬底的体半导体衬底162中提供有源半导体区104。有源半导体区104的面限定了半导体衬底的主表面105。包括栅极导体121和隔离物123的栅极120位于PFET的沟道区132上，通过栅极介质125相互隔离。沟道区132的边缘由栅极导体的第一边缘134和与其相反的第二栅极边缘136的纵向位置确定。包括可选延伸和/或晕圈区126的源极区122从第一栅极边缘134附近延伸到STI区106处的有源半导体区的西边缘108。包括可选延伸和/或晕圈区127的漏极区124从沟道区的第二边缘136附近延伸到STI区106处的有源半导体区的东边缘110。
如上所述，第一介质应力产生区150在主表面105处具有顶表面并从此向下延伸。第一介质应力产生区具有限定有源半导体区西边缘的内边缘，PFET的源极区122置于西边缘处。
第二介质应力产生区152具有置于离半导体衬底主表面105第一深度160处的上表面140。如图1B中见，第二(掩埋)应力产生区的上表面位于有源半导体区的厚度下面，同时从主表面向下延伸到第一深度。第二介质应力产生区位于其中设置漏极区124的一部分有源半导体区下面。这与置于主表面处的第一介质应力产生区形成对比。具体地说，第一介质应力产生区150从主表面延伸到主表面下面的深度，此深度基本上不大于有源半导体区的厚度。为了得到预期的剪切方向上的应力，第一介质应力产生区的最大深度应该基本上不大于第一深度160。优选第一介质应力产生区的最大深度等于或略小于第一深度。
第二介质应力产生区没有位于整个有源半导体区下面，而第一介质应力产生区与有源半导体区共享边缘142。此边缘在向下远离通常为水平的上表面140的方向上延伸。优选介质应力产生区的边缘142位于有源半导体区的边缘110和栅极导体121的最近边缘(即，第二栅极边缘136)之间的约一半距离处，此边缘136由虚线示出。如上所述，第一和第二介质应力产生区的作用是给在有源半导体区的相反(西和东)边缘108、110处和离主表面不同深度处的PFET的沟道区施加相反方向的应力，以给沟道区施加剪切应力。
图1C描绘了上面关于图1A-1B所述实施例的一个变化，其中提供了NFET170，而且在其有源半导体区的西边缘108和东边缘110处设置了一对拉伸应力产生区172、174。在此，图1A再次作为相应的NFET的顶到底的平面图，而图1C为通过图1A的线1B-1B的NFET170的截面图。与图1B中所示压缩介质应力产生区不同，图1C中所示的拉伸介质应力产生区优选为“收缩氧化物”区的形式，即，至少从原来被半导体衬底的半导体材料占据的体积稍微缩减的氧化物区域。图1C中所示的结构与上述关于图1A-1B描述的结构类似，除了晶体管类型(NFET而不是PFET)，在NFET中的每个源极区、漏极区和沟道区中使用的掺杂剂类型以及通过每个介质应力产生区172、174施加的应力类型(拉伸)而非压缩。由此，如图1C中所示，具有顶表面144和与有源半导体区接触的边缘146的掩埋拉伸介质应力产生区174在第一方向186上给有源半导体区施加拉伸应力。另一方面，表面拉伸介质应力产生区172在第二方向184上给有源半导体区施加拉伸应力。通过两个介质应力产生区施加的应力结合起来给NFET的沟道区182施加剪切应力，此应力具有在如箭头188所示的方向上“扭曲”沟道区182的倾向。
图1A、1B中所示PFET在上面描述为利用压缩应力产生区，而图1A、1C中所示NFET描述为利用拉伸应力产生区。然而，不需要PFET只利用压缩应力产生区或NFET只利用拉伸应力产生区。在另一个实施例中，也可以在与上面对应于图1C所述的位置处给PFET提供拉伸应力产生区，并可以在与上面对应于图1B所述的位置处给NFET提供压缩应力产生区。尽管期望具有拉伸应力产生区的独立PFET的性能不如具有压缩应力产生区的独立PFET的性能，但是当芯片的PFET和NFET同时具有拉伸应力产生区时，与缺乏此应力产生区的芯片相比，整体性能仍会从中获益。
当芯片的PFET和NFET同时具有压缩应力产生区时或当芯片的PFET和NFET同时具有拉伸应力产生区时，芯片的整体性能仍会从中获益。施加给FET的剪切应力的有益效果是可以克服或至少减轻一些施加给NFET的压缩应力或一些施加给PFET的拉伸应力的影响。实际上，此种其中PFET和NFET同时具有相同类型的应力产生区的安排可优选用于一些应用，因为它比同时在其中提供拉伸和压缩类型的应力产生区的制造需要更少的工艺步骤。尤其在互补金属氧化物半导体(“CMOS”)芯片中，在特定芯片中只提供一种类型(拉伸或压缩)的应力产生区可能很有用。在此情况下，源自施加给PFET或NFET的剪切应力的净益处可以证明不优选给NFET施加压缩型应力或不优选给PFET施加拉伸型应力。
图2为根据上面参考图1A和1B所示和所述的实施例的一个变化的PFET200的正面平面图。对于FET200，设置在与掩埋介质应力产生区152(图1A)类似的位置处并具有与掩埋介质应力产生区152类似结构的掩埋介质应力产生区250在FET的西边缘208处位于FET200的源极区222下面。另外，表面介质应力产生区252具有与上面参考图1A所述的表面介质应力产生区150类似的结构，并从有源半导体区的主表面以与表面介质应力产生区150类似的方式延伸。另外，晶体管和掩埋介质应力产生区250、252的所有特征与上面(图1A和1B)所示和所述的PFET100的特征相同或类似。当FET200为PFET时，介质应力产生区优选具有压缩应力。另一方面，当FET200为NFET时，介质应力产生区优选具有拉伸应力。
图3A为根据本发明的另一个实施例的FET300的正面平面图。根据本发明的此实施例的FET300与PFET100(图1A、1B)类似，除了掩埋介质应力产生区和表面介质应力产生区的位置。如图3A中所示，掩埋介质应力产生区352位于有源半导体区的北边缘214和部分源极区322、漏极区324与沟道区(隐藏在栅极导体321下面看不到)下面。表面介质应力产生区350在其南边缘316处置于有源半导体区的主表面处。
图3B进一步示出了通过图3A的线3B-3B的FET360的截面图。在图3B所示具体实施例中，FET360为NFET，而介质应力产生区为拉伸性的，以使它们在FET的横向356、358(沟道382的宽度方向)上施加拉伸应力。再次，与上面关于图1C所示和所述的类似，具有顶表面344和与有源半导体区接触的边缘346的掩埋拉伸介质应力产生区352在第一方向358上给有源半导体区施加拉伸应力。另一方面，表面拉伸介质应力产生区350在第二方向356上给有源半导体区施加拉伸应力。通过两个介质应力产生区施加的应力结合起来给NFET的沟道区382施加剪切应力，此应力具有在如箭头388所示的方向上“扭曲”沟道区382的倾向。
图3C示出了上面关于图3A所述的实施例的一个变化。图3C示出了通过图3A的线3B-3B的PFET370的截面图。在图3C所示具体实施例中，表面介质应力产生区372和掩埋介质应力产生区374为压缩性的，以使它们分别在FET的第一和第二横向376、378(沟道392的宽度方向)上施加压缩应力。通过两个介质应力产生区施加的应力结合起来给PFET的沟道区392施加剪切应力，此应力具有在如箭头398所示的方向上“扭曲”沟道区392的倾向。
现在参考图4到图7，将描述用于制造上面参考图1A、1B所述的FET100的方法，作为制造任何上述本发明的实施例的实例。此方法利用与Choe等人的共同转让的美国专利No.2005/0067294中所述的工艺类似的工艺。在Choe等人的工艺中，注入和处理硅衬底区，以形成绝缘体上硅(“SOI”)衬底的掩埋氧化物层。通过p型掺杂剂(例如，Ga、Al、B和BF2)的离子注入和后面的阳极化处理形成多孔硅区。然后氧化多孔硅区，以形成掩埋氧化物层。
在本工艺中，在例如硅衬底的半导体衬底的位置处形成掩埋介质应力产生区，此区只位于部分(并非全部)有源半导体区下面。图4示出了对应于图1A的线1B-1B的截面图。如图4中所示，构图例如光致抗蚀剂的掩模层400，并用p型掺杂剂注入位于衬底162的主表面207下面的掩埋区，以形成“隐埋”p掺杂区402。在注入时，区域402中的掺杂剂浓度可以在约1×1019cm-3到约5×1020cm-3或更高的范围内。在任何情况下，获得的硼浓度必须明显高于，即，以一个或更高数量级地高于单晶硅中的正常(p-)p型掺杂剂浓度。掺杂剂优选主要由硼(B)或氟化硼(BF2)构成，但是镓(Ga)和铝(Al)可以代替使用。离子注入半导体衬底162的深度确定了介质应力产生区的厚度。反过来，根据实施注入的能量选择注入深度。当通过光刻构图掩模层实施此注入时，注入区域402的工艺限定了注入区的边缘403，此边缘403在远离注入区的水平上表面401的方向上延伸。
此后，在半导体衬底的表面位置处形成从主表面407向下延伸进入衬底162的表面注入区422，如图5中所示。如在此工艺阶段所示的，淀积并构图例如光致抗蚀剂的第二掩模层410，并用p型掺杂剂注入区域422，以使用与上面参考图4所述的工艺类似的工艺形成表面p掺杂区。
此后，剥离第二掩模层410，而且半导体衬底要经过阳极化工艺以将隐埋p掺杂区402和表面p掺杂区422转化为掩埋多孔半导体区。隐埋p掺杂区402和表面p掺杂区变为多孔半导体区是阳极化工艺的结果。
随后进行阳极化工艺。优选主要由硅构成并且具有掩埋p型注入隐埋区的半导体衬底162置于或优选浸没于包括氟化氢(HF)溶液以及铂电极的容器中。将半导体衬底162连接到电流源的正极端，而将铂电极连接到与连接到正极端的电流源电导通的电流源的负极端。电流源给半导体衬底和控制阳极化工艺的HF溶液提供了阳极化电流。由于阳极化电流的存在，HF溶液很容易通过单晶硅半导体(硅)扩散进更高浓度的p型掺杂隐埋区。
在更高浓度的隐埋区中，HF溶液与高掺杂的p型硅反应，以在图5中所示注入区402、422的位置处形成多孔硅区442、444(图6)。将如下面参考图6所述，在形成附加掩模层408之前实施此步骤。阳极化电流的范围从1mA/cm2到100mA/cm2，这取决于此工艺产生的多孔硅区442、444的孔隙度或密度。硅中硼或其它p型掺杂剂的浓度和阳极化电流的量都可用于控制孔隙度。也就是说，这些参数控制所得多孔硅区的密度，例如通过硅的质量测量由它们各自的体积分离的多孔硅区中的剩余量。例如，低孔隙度区，即，具有相对高密度的区域，为具有大于初始硅衬底密度的约44％的密度的区域。另一方面，高孔隙度区，即，具有相对低密度的区域，为具有小于初始硅衬底区密度的约44％的密度的区域。
阳极化之后，接着氢烘焙衬底，由此除去大多数留在硅中的注入的硼。有必要在此阶段从硅衬底中除去高浓度的硼，以避免此高浓度影响用于后面限定晶体管的不同掺杂区，即，沟道区、源极和漏极区、晕圈和/或延伸区的工艺。在范围从约800到1000摄氏度(“℃”)的温度下进行氢烘焙范围从约30秒到30分钟的时间段。
阳极化和后烘焙工艺之后，多孔硅区442、444(图6)保持在至少通常与前面的注入区402、422一起延伸的位置中。多孔硅区是包括多个孔隙的区域。如用电子显微镜看到的，多孔硅区具有与海绵或泡沫材料类似的形貌，具有大量的通过剩下的硅材料的连接结构支撑在一起的孔隙。多孔硅区中的孔隙度至少部分由掩埋隐埋区中硼的初始浓度确定。如上所述，通过适当选择注入隐埋区的硼的剂量和/或通过控制阳极化电流的量，可以从掩埋隐埋区除去少量或大量的硅材料。
还如图6中所示，在衬底的主表面407上淀积并构图例如氮化硅硬掩模的另一个掩模层408。然后用此掩模层构图衬底162，以在掩埋多孔区442上的上部硅区406中形成沟槽415，以限定有源半导体区的边缘110。在暴露掩埋多孔硅区442的位置中蚀刻沟槽415。
此后，剥离掩模层408并适当保护有源半导体区的边缘，例如通过在其上形成氮化硅隔离物412，如图7中所示。此后，例如现在至少从其顶表面同时暴露掩埋多孔硅区和表面多孔硅区，使两个暴露的多孔硅区经过如上参考图1A所述的形成介质应力产生区150、152的氧化工艺。
取决于多孔区内的孔隙度，介质应力产生区给半导体衬底的邻近部分施加压缩应力或拉伸应力。对此结果可进行如下解释。二氧化硅的体积大于硅，其比率为2.25:1。由此，当每个多孔硅区内保留的硅的比例大于1/2.25(即，多孔硅区体积内保留的硅的质量大于最初质量的约44％)时，所得二氧化硅膨胀，促使介质区在氧化多孔区时变得产生压缩应力。另一种方式描述就是，所得二氧化硅膨胀，以在孔隙度小于56％时，也就是说，当从限定体积的多孔硅区中除去的质量小于初始质量的56％时变得产生压缩应力。
相反，当孔隙度大于56％时，所得二氧化硅收缩，促使所得介质区变得产生拉伸应力。如上所述，孔隙度至少部分由用硼注入区域的条件和阳极化工艺的条件确定。通常，孔隙度在注入的硼的浓度变高时变高，而在注入的硼的浓度变低时变低。同样，通常在阳极化工艺的电流密度较高时可获得较高的孔隙度。相反，在电流密度较低时可获得较低的孔隙度。
在上述工艺中，注入区的边缘由光刻限定。因此，其结果是多孔硅区的范围至少部分由此光刻工艺确定。因此，从氧化多孔硅区得到的介质应力产生区的边缘位置至少部分由用于在注入掺杂剂以形成注入区时掩蔽衬底的光刻工艺确定。
在以上述方式形成表面和掩埋介质应力产生区150、152之后，根据公知的现有工艺用例如硅的氧化物(例如，二氧化硅)的介质材料填充沟槽415(图7)，以形成沟槽隔离(“IT”)区或浅沟槽隔离(“STI”)区106，如图1A中所示。此现有工艺通常包括用氧化物介质填充沟槽、实施化学机械抛光(“CMP”)或背蚀刻工艺以减小淀积的氧化物的厚度到硬掩模(氮化物)层顶部，接着剥离剩余的氮化物硬掩模，所得完成的结构如图7中所示。在此工艺中，通过高密度等离子体(“HDP”)技术和/或包括低压CVD(“LPCVD”)、等离子体增强CVD(“PECVD”)等的其它化学气相淀积(“CVD”)技术淀积介质填充物，它可以通过例如原硅酸四乙酯(“TEOS”)前体淀积。介质材料可以包括在淀积介质填充物之前在沟槽内壁加衬的例如氮化硅的氮化物。
形成掩埋介质应力产生区之后，如图1A-1B中所示，形成栅极导体121、介质隔离物123、包括延伸区和/或晕圈区126、127的源极和漏极区122、124。就此完全形成了具有图1A的截面图中所示的介质应力产生区150、152的FET100。
尽管根据本发明的某些优选实施例描述了本发明，但是本领域内的技术人员应该理解，可以在不脱离本发明的真实范围和精神的情况下对其进行许多修改和改进，这些修改和改进只受下面所附权利要求的限制。

Claims (15)

1.一种芯片，包括：
有源半导体区，具有主表面和从所述主表面延伸至所述主表面下面的第一深度的厚度；
场效应晶体管，具有全部置于所述有源半导体区内的沟道区、源极区和漏极区，所述沟道区的长度取向在所述有源半导体区的长度方向上，而所述沟道区的宽度取向在与所述长度方向垂直的所述有源半导体区的宽度方向上；
第一介质应力产生区，侧向邻近所述有源半导体区的第一边缘，所述第一介质应力产生区从所述有源半导体区的所述主表面向下延伸至基本上不大于所述第一深度的深度；以及
第二介质应力产生区，只在与所述第一边缘相对的所述有源半导体区的第二边缘处的一部分所述有源半导体区下面，所述第二介质应力产生区具有在所述第一深度水平延伸的上表面，所述第二介质应力产生区与所述有源半导体区共享一个边缘，所述边缘在远离所述上表面的方向上延伸，
所述第一介质应力产生区在第一方向上给所述沟道区施加第一应力，而所述第二介质应力产生区在与所述第一方向相反的第二方向上给所述沟道区施加第二应力，以使所述第一和第二应力结合在一起给所述沟道区施加剪切应力。
2.根据权利要求1的芯片，其中所述第一介质应力产生区在所述第一方向上施加压缩应力，而所述第二介质应力产生区在所述第二方向上施加压缩应力。
3.根据权利要求1的芯片，其中所述第一介质应力产生区在所述第一方向上施加拉伸应力，而所述第二介质应力产生区在所述第二方向上施加拉伸应力。
4.根据权利要求1的芯片，其中所述有源半导体区具有西边缘和在所述有源半导体区的长度方向上远离所述西边缘的东边缘，而且所述有源半导体区具有北边缘和在所述有源半导体区的宽度方向上远离所述北边缘的南边缘，所述第二介质应力产生区接触沟槽隔离区，所述沟槽隔离区与所述有源半导体区共享所述北边缘、所述东边缘、所述南边缘和所述西边缘中的至少一个边缘。
5.根据权利要求1的芯片，其中所述第二介质应力产生区的所述边缘在远离所述第二介质应力产生区的所述上表面的方向上延伸。
6.根据权利要求4的芯片，其中所述场效应晶体管还包括栅极导体，所述栅极导体具有位于所述沟道区上面的导电部分，所述导电部分具有第一垂直取向的栅极边缘和与所述第一栅极边缘相对的第二垂直取向的栅极边缘，其中所述第二介质应力产生区的所述边缘置于所述沟槽隔离区的边缘和所述第二栅极边缘之间的约一半距离处。
7.根据权利要求4的芯片，其中所述有源半导体区的所述北、南和东边缘的每个都与所述沟槽隔离区共享，所述第二介质应力产生区接触基本上小于所述北边缘和所述南边缘的整个长度，而所述第一介质应力产生区起隔离所述有源半导体区的所述西边缘的作用。
8.一种芯片，包括：
有源半导体区，具有西边缘、东边缘、北边缘和南边缘，所述有源半导体区具有在所述西和东边缘之间的方向上的纵向和在所述北和南边缘之间的方向上的横向，所述有源半导体区具有主表面和从所述主表面延伸至所述主表面下面的第一深度的厚度；
场效应晶体管，具有全部置于所述有源半导体区内的沟道区、源极区和漏极区，所述沟道区的长度设置在所述纵向上，而所述沟道区的宽度设置在所述横向上；
第一介质应力产生区，侧向邻近所述有源半导体区的第一边缘，所述第一边缘包括所述北边缘、南边缘、东边缘或西边缘中的至少一个，所述第一介质应力产生区从所述有源半导体区的所述主表面向下延伸至基本上不大于所述第一深度的深度；以及
第二介质应力产生区，在包括所述有源半导体区的所述北、南、东或西边缘中的至少一个的第二边缘下面，所述第二边缘远离所述第一边缘，所述第二介质应力产生区具有在所述第一深度水平延伸的上表面，所述第二介质应力产生区与所述有源半导体区共享第三边缘，所述第三边缘在远离所述上表面的方向上延伸，
所述第一介质应力产生区在第一方向上给所述沟道区施加第一应力，而所述第二介质应力产生区在与所述第一方向相反的第二方向上给所述沟道区施加第二应力，以使所述第一和第二应力结合在一起给所述沟道区施加剪切应力。
9.根据权利要求8的芯片，其中所述第一介质应力产生区在所述第一方向上施加拉伸应力，而所述第二介质应力产生区在所述第二方向上施加拉伸应力。
10.根据权利要求8的芯片，其中所述第一介质应力产生区在所述第一方向上施加压缩应力，而所述第二介质应力产生区在所述第二方向上施加压缩应力。
11.一种制造场效应晶体管器件的方法，包括：
形成在衬底的一部分水平延伸有源半导体区的主表面下面的第一深度处具有上表面的水平延伸掩埋多孔半导体区，所述掩埋多孔半导体区和所述有源半导体区包括第一半导体，所述掩埋多孔半导体区具有多个孔隙并具有通过形成所述掩埋多孔半导体区的工艺参数选择的第一密度，所述第一密度基本上低于所述有源半导体区的第二密度；
在与所述掩埋多孔半导体区相反的所述有源半导体区的一侧上形成从所述主表面延伸至基本上不大于所述第一深度的第二深度的表面多孔半导体区，所述表面多孔半导体区包括所述第一半导体，所述表面多孔半导体区具有多个孔隙并具有所述第一密度；
氧化在所述掩埋多孔半导体区和所述表面多孔半导体区中包括的所述第一半导体，以分别形成掩埋和表面介质应力产生区；
形成具有全部置于所述有源半导体区中的沟道区、源极区和漏极区的场效应晶体管，
其中所述掩埋和表面介质应力产生区在所述场效应晶体管的所述沟道区上施加压缩应力或拉伸应力，所述多孔半导体区的所述第一密度确定所述应力为压缩或拉伸，通过所述掩埋和表面介质应力产生区施加的所述应力结合在一起给所述场效应晶体管的所述沟道区施加剪切应力。
12.根据权利要求11的制造半导体器件的方法，其中所述形成所述掩埋和表面多孔半导体区的步骤包括通过在掩模中的开口在所述衬底区内注入掺杂剂，并将所述衬底暴露于阳极化工艺。
13.根据权利要求12的制造半导体器件的方法，其中所述形成所述掩埋和表面多孔半导体区的步骤还包括预烘焙工艺，以降低所述掩埋和表面多孔半导体区内的所述掺杂剂的浓度。
14.根据权利要求12的制造半导体器件的方法，其中在实施所述注入步骤时，在形成所述掩埋多孔半导体区时将所述掺杂剂注入其中的所述半导体衬底的所述区域位于所述有源半导体区下面。
15.根据权利要求12的制造半导体器件的方法，其中在所述注入所述半导体衬底的所述区域的步骤期间光刻确定所述掩埋介质应力产生区的所述边缘。
CNB2006101392640A 2005-11-21 2006-09-21 Fet器件及其制造方法 Expired - Fee Related CN100495731C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/164,373 2005-11-21
US11/164,373 US7476938B2 (en) 2005-11-21 2005-11-21 Transistor having dielectric stressor elements at different depths from a semiconductor surface for applying shear stress

Publications (2)

Publication Number Publication Date
CN1971945A CN1971945A (zh) 2007-05-30
CN100495731C true CN100495731C (zh) 2009-06-03

Family

ID=38052675

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2006101392640A Expired - Fee Related CN100495731C (zh) 2005-11-21 2006-09-21 Fet器件及其制造方法

Country Status (3)

Country Link
US (1) US7476938B2 (zh)
JP (1) JP5064766B2 (zh)
CN (1) CN100495731C (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7348638B2 (en) * 2005-11-14 2008-03-25 International Business Machines Corporation Rotational shear stress for charge carrier mobility modification
US7600207B2 (en) * 2006-02-27 2009-10-06 Synopsys, Inc. Stress-managed revision of integrated circuit layouts
US8035168B2 (en) 2006-02-27 2011-10-11 Synopsys, Inc. Elevation of transistor channels to reduce impact of shallow trench isolation on transistor performance
US7484198B2 (en) * 2006-02-27 2009-01-27 Synopsys, Inc. Managing integrated circuit stress using dummy diffusion regions
US7767515B2 (en) * 2006-02-27 2010-08-03 Synopsys, Inc. Managing integrated circuit stress using stress adjustment trenches
US8362622B2 (en) * 2009-04-24 2013-01-29 Synopsys, Inc. Method and apparatus for placing transistors in proximity to through-silicon vias
US8453100B2 (en) * 2010-09-01 2013-05-28 International Business Machines Corporation Circuit analysis using transverse buckets
FR2964787B1 (fr) * 2010-09-13 2013-08-02 St Microelectronics Grenoble 2 Procede de fabrication d'un transistor mos a canal contraint

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100304713B1 (ko) * 1999-10-12 2001-11-02 윤종용 부분적인 ｓｏｉ 구조를 갖는 반도체소자 및 그 제조방법
US6974981B2 (en) * 2002-12-12 2005-12-13 International Business Machines Corporation Isolation structures for imposing stress patterns
US6717216B1 (en) * 2002-12-12 2004-04-06 International Business Machines Corporation SOI based field effect transistor having a compressive film in undercut area under the channel and a method of making the device
JP4228276B2 (ja) * 2003-01-29 2009-02-25 富士通マイクロエレクトロニクス株式会社 半導体装置
JP2004281964A (ja) * 2003-03-19 2004-10-07 Toshiba Corp 半導体集積回路装置とその製造方法
JP4371710B2 (ja) * 2003-06-09 2009-11-25 キヤノン株式会社 半導体基体、半導体装置及びこれらの製造方法
JP2005012087A (ja) * 2003-06-20 2005-01-13 Toshiba Corp 半導体装置
US7566482B2 (en) * 2003-09-30 2009-07-28 International Business Machines Corporation SOI by oxidation of porous silicon
US7221024B1 (en) * 2005-10-27 2007-05-22 International Business Machines Corporation Transistor having dielectric stressor elements for applying in-plane shear stress

Also Published As

Publication number Publication date
JP2007142429A (ja) 2007-06-07
JP5064766B2 (ja) 2012-10-31
CN1971945A (zh) 2007-05-30
US20070114632A1 (en) 2007-05-24
US7476938B2 (en) 2009-01-13

Similar Documents

Publication Publication Date Title
CN100495731C (zh) Fet器件及其制造方法
CN1956221B (zh) 具有介质应力产生区的晶体管及其制造方法
CN101635277B (zh) 为了无空隙的间隙填充制程的间隙壁外型塑造工程
KR100657098B1 (ko) 전계 효과 트랜지스터 및 전계 효과 트랜지스터 제조 방법
CN100492604C (zh) 场效应晶体管及其制造方法
CN100530690C (zh) 包括多-沟道鳍形场效应晶体管的半导体器件及其制造方法
CN100514676C (zh) 应变沟道mos元件
CN100485968C (zh) 芯片及其制造方法
US20020005562A1 (en) Semiconductor power integrated circuit and method for fabricating the same
CN103489784B (zh) 具有改良的栅极高度均匀性的半导体装置及其制造方法
TW201344805A (zh) 具有突出源極和汲極區之積體電路及形成積體電路之方法
DE102013103470A1 (de) Struktur und Verfahren für einen Feldeffekttransistor
US20080099834A1 (en) Transistor, an inverter and a method of manufacturing the same
CN100468776C (zh) 具有介质应力产生区的晶体管及其制造方法
CN202405267U (zh) 用于增强mis结构的电绝缘和动态性能的结构
CN100356526C (zh) 制造晶体管的方法
US9466713B2 (en) Non-floating vertical transistor structure
CN101552229B (zh) 半导体元件及其制作方法
CN100481456C (zh) 一种变容器装置及其制造方法
CN108695158A (zh) 一种半导体器件及其制造方法
CN103367226A (zh) 半导体器件制造方法
CN101866858B (zh) 凹陷沟道型pnpn场效应晶体管的制造方法
US10038056B2 (en) Method for fabricating of cell pitch reduced semiconductor device and semiconductor device
KR100833594B1 (ko) 모스펫 소자 및 그 제조방법
CN116454017A (zh) Soi衬底、soi衬底的制备方法及soi器件

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20171101

Address after: Grand Cayman, Cayman Islands

Patentee after: GLOBALFOUNDRIES INC.

Address before: American New York

Patentee before: Core USA second LLC

Effective date of registration: 20171101

Address after: American New York

Patentee after: Core USA second LLC

Address before: American New York

Patentee before: International Business Machines Corp.

TR01 Transfer of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090603

Termination date: 20180921

CF01 Termination of patent right due to non-payment of annual fee